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The IT8xxx2 timer driver uses timer 7 and timer 8 to implement the alarm timer and the top timer, respectively. Signed-off-by: Yunshao Chiang <Yunshao.Chiang@ite.com.tw>pull/83253/head
Yunshao Chiang
4 months ago
committed by
Benjamin Cabé
9 changed files with 394 additions and 0 deletions
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# Copyright (c) 2025 ITE Corporation. All Rights Reserved. |
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# SPDX-License-Identifier: Apache-2.0 |
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config COUNTER_ITE_IT8XXX2 |
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bool "ITE IT8XXX2 Timer driver" |
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default y |
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depends on DT_HAS_ITE_IT8XXX2_COUNTER_ENABLED |
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help |
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Enable counter support for the ITE IT8XXX2. |
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/*
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* Copyright (c) 2025 ITE Corporation. |
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* SPDX-License-Identifier: Apache-2.0 |
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*/ |
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#define DT_DRV_COMPAT ite_it8xxx2_counter |
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#include <soc.h> |
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#include <zephyr/drivers/counter.h> |
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#include <zephyr/logging/log.h> |
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LOG_MODULE_REGISTER(counter_it8xxx2, CONFIG_COUNTER_LOG_LEVEL); |
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/* IT8XXX2 Timer registers offsets */ |
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#define ET7CTRL 0x00 |
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#define ET7PSR 0x01 |
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#define ET7CNTLLR 0x04 |
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#define ET8CTRL 0x08 |
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#define ET8PSR 0x09 |
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#define ET8CNTLLR 0x0C |
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#define ET7CNTOLR 0x28 |
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#define ET8CNTOLR 0x2C |
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/* ETnCTLR bit definitions (for n = 7 ~ 8) */ |
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#define ET_COMB BIT(3) /* only defined in ET7CTRL */ |
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#define ET_TC BIT(2) |
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#define ET_RST BIT(1) |
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#define ET_EN BIT(0) |
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/* ETnPSR bit definitions (for n = 7 ~ 8) */ |
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#define ETnPSR_32768HZ 0x00 |
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struct counter_it8xxx2_config { |
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struct counter_config_info info; |
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mm_reg_t base; |
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/* alarm timer irq */ |
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int alarm_irq; |
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/* top timer irq */ |
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int top_irq; |
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void (*irq_config_func)(const struct device *dev); |
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}; |
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struct counter_it8xxx2_data { |
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counter_top_callback_t top_callback; |
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void *top_user_data; |
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counter_alarm_callback_t alarm_callback; |
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void *alarm_user_data; |
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}; |
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static inline uint32_t counter_it8xxx2_read8(const struct device *dev, mm_reg_t offset) |
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{ |
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const struct counter_it8xxx2_config *config = dev->config; |
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return sys_read8(config->base + offset); |
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} |
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static inline uint32_t counter_it8xxx2_read32(const struct device *dev, mm_reg_t offset) |
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{ |
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const struct counter_it8xxx2_config *config = dev->config; |
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return sys_read32(config->base + offset); |
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|
} |
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static inline void counter_it8xxx2_write8(const struct device *dev, uint32_t value, mm_reg_t offset) |
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{ |
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const struct counter_it8xxx2_config *config = dev->config; |
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|
sys_write8(value, config->base + offset); |
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|
} |
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|
static inline void counter_it8xxx2_write32(const struct device *dev, uint32_t value, |
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|
mm_reg_t offset) |
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|
{ |
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|
const struct counter_it8xxx2_config *config = dev->config; |
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|
|
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|
sys_write32(value, config->base + offset); |
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|
} |
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static inline void counter_it8xxx2_alarm_timer_disable(const struct device *dev) |
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|
{ |
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const struct counter_it8xxx2_config *config = dev->config; |
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|
irq_disable(config->alarm_irq); |
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|
counter_it8xxx2_write8(dev, counter_it8xxx2_read8(dev, ET7CTRL) & ~ET_EN, ET7CTRL); |
||||||
|
ite_intc_isr_clear(config->alarm_irq); |
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|
} |
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|
static int counter_it8xxx2_start(const struct device *dev) |
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|
{ |
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|
LOG_DBG("starting top timer"); |
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|
counter_it8xxx2_write8(dev, ET_EN | ET_RST, ET8CTRL); |
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|
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|
return 0; |
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} |
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|
static int counter_it8xxx2_stop(const struct device *dev) |
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|
{ |
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|
LOG_DBG("stopping timer"); |
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|
counter_it8xxx2_write8(dev, counter_it8xxx2_read8(dev, ET8CTRL) & ~ET_EN, ET8CTRL); |
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|
|
||||||
|
return 0; |
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|
} |
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|
static int counter_it8xxx2_get_value(const struct device *dev, uint32_t *ticks) |
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|
{ |
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|
*ticks = counter_it8xxx2_read32(dev, ET8CNTOLR); |
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|
|
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|
return 0; |
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|
} |
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|
|
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|
static int counter_it8xxx2_set_alarm(const struct device *dev, uint8_t chan_id, |
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|
const struct counter_alarm_cfg *alarm_cfg) |
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|
{ |
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|
const struct counter_it8xxx2_config *config = dev->config; |
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|
struct counter_it8xxx2_data *data = dev->data; |
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|
ARG_UNUSED(chan_id); |
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|
/* Interrupts are only triggered when the counter reaches 0.
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|
* So only relative alarms are supported. |
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*/ |
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if (alarm_cfg->flags & COUNTER_ALARM_CFG_ABSOLUTE) { |
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|
return -ENOTSUP; |
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|
} |
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|
if (data->alarm_callback != NULL) { |
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|
return -EBUSY; |
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} |
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|
if (alarm_cfg->callback == NULL) { |
||||||
|
return -EINVAL; |
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|
} |
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|
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|
if (alarm_cfg->ticks > counter_it8xxx2_read32(dev, ET8CNTLLR)) { |
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|
return -EINVAL; |
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|
} |
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|
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|
LOG_DBG("triggering alarm in 0x%08x ticks", alarm_cfg->ticks); |
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|
irq_disable(config->alarm_irq); |
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|
counter_it8xxx2_write32(dev, alarm_cfg->ticks, ET7CNTLLR); |
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|
data->alarm_callback = alarm_cfg->callback; |
||||||
|
data->alarm_user_data = alarm_cfg->user_data; |
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|
LOG_DBG("%p Counter alarm set to %u ticks", dev, alarm_cfg->ticks); |
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|
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|
counter_it8xxx2_write8(dev, counter_it8xxx2_read8(dev, ET7CTRL) | ET_EN | ET_RST, ET7CTRL); |
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|
ite_intc_isr_clear(config->alarm_irq); |
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|
irq_enable(config->alarm_irq); |
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|
return 0; |
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} |
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|
static int counter_it8xxx2_cancel_alarm(const struct device *dev, uint8_t chan_id) |
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{ |
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|
struct counter_it8xxx2_data *data = dev->data; |
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|
if (chan_id != 0) { |
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|
LOG_ERR("Invalid channel id %u", chan_id); |
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|
return -ENOTSUP; |
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} |
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|
counter_it8xxx2_alarm_timer_disable(dev); |
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|
data->alarm_callback = NULL; |
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|
data->alarm_user_data = NULL; |
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|
LOG_DBG("%p Counter alarm canceled", dev); |
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|
return 0; |
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|
} |
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|
static int counter_it8xxx2_set_top_value(const struct device *dev, |
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|
const struct counter_top_cfg *top_cfg) |
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|
{ |
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|
const struct counter_it8xxx2_config *config = dev->config; |
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|
struct counter_it8xxx2_data *data = dev->data; |
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|
if (top_cfg == NULL) { |
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|
LOG_ERR("Invalid top value configuration"); |
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|
return -EINVAL; |
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} |
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|
if (top_cfg->ticks == 0) { |
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|
return -EINVAL; |
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|
} |
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|
if (top_cfg->ticks > config->info.max_top_value) { |
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|
return -ENOTSUP; |
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|
} |
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|
if (data->alarm_callback) { |
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|
return -EBUSY; |
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|
} |
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|
/* top value cannot be updated without reset */ |
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|
if (top_cfg->flags & COUNTER_TOP_CFG_DONT_RESET) { |
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|
LOG_ERR("Updating top value without reset is not supported"); |
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|
return -ENOTSUP; |
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|
} |
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|
LOG_DBG("setting top value to 0x%08x", top_cfg->ticks); |
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|
data->top_callback = top_cfg->callback; |
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|
data->top_user_data = top_cfg->user_data; |
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|
irq_disable(config->top_irq); |
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/* set new top value */ |
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|
counter_it8xxx2_write32(dev, top_cfg->ticks, ET8CNTLLR); |
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|
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|
/* re-enable and reset timer */ |
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|
counter_it8xxx2_write8(dev, counter_it8xxx2_read8(dev, ET8CTRL) | ET_EN | ET_RST, ET8CTRL); |
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|
|
||||||
|
ite_intc_isr_clear(config->top_irq); |
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|
|
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|
irq_enable(config->top_irq); |
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|
return 0; |
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|
} |
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|
static uint32_t counter_it8xxx2_get_top_value(const struct device *dev) |
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|
{ |
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|
return counter_it8xxx2_read32(dev, ET8CNTLLR); |
||||||
|
} |
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|
static void counter_it8xxx2_alarm_isr(const struct device *dev) |
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|
{ |
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|
struct counter_it8xxx2_data *data = dev->data; |
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|
counter_alarm_callback_t alarm_cb; |
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|
void *user_data; |
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|
uint32_t ticks; |
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|
LOG_DBG("%p alarm timer ISR", dev); |
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|
|
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|
/* Alarm is one-shot, so disable interrupt and callback */ |
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|
if (data->alarm_callback) { |
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|
alarm_cb = data->alarm_callback; |
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|
data->alarm_callback = NULL; |
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|
user_data = data->alarm_user_data; |
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|
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|
ticks = counter_it8xxx2_read32(dev, ET8CNTOLR); |
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|
|
||||||
|
alarm_cb(dev, 0, ticks, user_data); |
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|
} |
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|
counter_it8xxx2_alarm_timer_disable(dev); |
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|
} |
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|
static void counter_it8xxx2_top_isr(const struct device *dev) |
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|
{ |
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|
const struct counter_it8xxx2_config *config = dev->config; |
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|
struct counter_it8xxx2_data *data = dev->data; |
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|
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|
LOG_DBG("%p top timer ISR", dev); |
||||||
|
|
||||||
|
if (data->top_callback) { |
||||||
|
data->top_callback(dev, data->top_user_data); |
||||||
|
} |
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|
/* read clear timer 8 terminal count */ |
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|
counter_it8xxx2_read8(dev, ET8CTRL); |
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|
ite_intc_isr_clear(config->top_irq); |
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|
} |
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|
|
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|
static int counter_it8xxx2_init(const struct device *dev) |
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|
{ |
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|
const struct counter_it8xxx2_config *config = dev->config; |
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|
|
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|
LOG_DBG("max top value = 0x%08x", config->info.max_top_value); |
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|
LOG_DBG("frequency = %d", config->info.freq); |
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|
LOG_DBG("channels = %d", config->info.channels); |
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|
|
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|
/* set the top value of top timer */ |
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|
counter_it8xxx2_write32(dev, config->info.max_top_value, ET8CNTLLR); |
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|
|
||||||
|
/* set the frequencies of alarm timer and top timer */ |
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|
counter_it8xxx2_write8(dev, ETnPSR_32768HZ, ET7PSR); |
||||||
|
counter_it8xxx2_write8(dev, ETnPSR_32768HZ, ET8PSR); |
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|
config->irq_config_func(dev); |
||||||
|
|
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|
return 0; |
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} |
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||||||
|
static DEVICE_API(counter, counter_it8xxx2_driver_api) = { |
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|
.start = counter_it8xxx2_start, |
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|
.stop = counter_it8xxx2_stop, |
||||||
|
.get_value = counter_it8xxx2_get_value, |
||||||
|
.set_alarm = counter_it8xxx2_set_alarm, |
||||||
|
.cancel_alarm = counter_it8xxx2_cancel_alarm, |
||||||
|
.set_top_value = counter_it8xxx2_set_top_value, |
||||||
|
.get_top_value = counter_it8xxx2_get_top_value, |
||||||
|
}; |
||||||
|
|
||||||
|
#define COUNTER_IT8XXX2_INIT(n) \ |
||||||
|
static void counter_it8xxx2_cfg_func_##n(const struct device *dev) \ |
||||||
|
{ \ |
||||||
|
IRQ_CONNECT(DT_INST_IRQN_BY_IDX(n, 0), 0, counter_it8xxx2_alarm_isr, \ |
||||||
|
DEVICE_DT_INST_GET(n), 0); \ |
||||||
|
IRQ_CONNECT(DT_INST_IRQN_BY_IDX(n, 1), 0, counter_it8xxx2_top_isr, \ |
||||||
|
DEVICE_DT_INST_GET(n), 0); \ |
||||||
|
} \ |
||||||
|
\ |
||||||
|
static struct counter_it8xxx2_config counter_it8xxx2_config_##n = { \ |
||||||
|
.info = \ |
||||||
|
{ \ |
||||||
|
.max_top_value = UINT32_MAX, \ |
||||||
|
.freq = 32768, \ |
||||||
|
.flags = 0, \ |
||||||
|
.channels = 1, \ |
||||||
|
}, \ |
||||||
|
.base = DT_INST_REG_ADDR(n), \ |
||||||
|
.alarm_irq = DT_INST_IRQN_BY_IDX(n, 0), \ |
||||||
|
.top_irq = DT_INST_IRQN_BY_IDX(n, 1), \ |
||||||
|
.irq_config_func = counter_it8xxx2_cfg_func_##n, \ |
||||||
|
}; \ |
||||||
|
\ |
||||||
|
static struct counter_it8xxx2_data counter_it8xxx2_data_##n; \ |
||||||
|
\ |
||||||
|
DEVICE_DT_INST_DEFINE(n, &counter_it8xxx2_init, NULL, &counter_it8xxx2_data_##n, \ |
||||||
|
&counter_it8xxx2_config_##n, POST_KERNEL, \ |
||||||
|
CONFIG_COUNTER_INIT_PRIORITY, &counter_it8xxx2_driver_api); |
||||||
|
|
||||||
|
DT_INST_FOREACH_STATUS_OKAY(COUNTER_IT8XXX2_INIT) |
||||||
|
BUILD_ASSERT(DT_NUM_INST_STATUS_OKAY(DT_DRV_COMPAT) == 1, |
||||||
|
"only one ite,it8xxx2-counter compatible node can be supported"); |
||||||
@ -0,0 +1,18 @@ |
|||||||
|
# |
||||||
|
# Copyright (c) 2025 ITE Corporation. |
||||||
|
# |
||||||
|
# SPDX-License-Identifier: Apache-2.0 |
||||||
|
# |
||||||
|
|
||||||
|
description: ITE IT8XXX2 counter |
||||||
|
|
||||||
|
compatible: "ite,it8xxx2-counter" |
||||||
|
|
||||||
|
include: base.yaml |
||||||
|
|
||||||
|
properties: |
||||||
|
reg: |
||||||
|
required: true |
||||||
|
|
||||||
|
interrupts: |
||||||
|
required: true |
||||||
@ -0,0 +1,9 @@ |
|||||||
|
/* |
||||||
|
* SPDX-License-Identifier: Apache-2.0 |
||||||
|
* |
||||||
|
* Copyright (c) 2025 ITE Corporation. |
||||||
|
*/ |
||||||
|
|
||||||
|
&counter0 { |
||||||
|
status = "okay"; |
||||||
|
}; |
||||||
@ -0,0 +1,9 @@ |
|||||||
|
/* |
||||||
|
* SPDX-License-Identifier: Apache-2.0 |
||||||
|
* |
||||||
|
* Copyright (c) 2025 ITE Corporation. |
||||||
|
*/ |
||||||
|
|
||||||
|
&counter0 { |
||||||
|
status = "okay"; |
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|
}; |
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