From 61b83c88b84bcd2c651b40ed5a313be6166985b7 Mon Sep 17 00:00:00 2001 From: Daniel DeGrasse Date: Tue, 22 Mar 2022 21:16:45 -0500 Subject: [PATCH] drivers: gpio: gpio_mcux_igpio: enable pinmuxing in gpio driver In order for pinctrl support to be complete, RT series GPIO driver must support pinmuxing within the driver level. RT series pinmux settings do not correspond directly to gpio port/pin numbers, so use DTS mappings to pinctrl nodes to select and apply pinmux settings in the gpio driver. Signed-off-by: Daniel DeGrasse --- boards/arm/mimxrt1050_evk/mimxrt1050_evk.dts | 2 +- boards/arm/mm_swiftio/mm_swiftio.dts | 2 +- drivers/gpio/gpio_mcux_igpio.c | 135 ++++++- dts/arm/nxp/nxp_rt.dtsi | 35 ++ dts/arm/nxp/nxp_rt1010.dtsi | 56 ++- dts/arm/nxp/nxp_rt1015.dtsi | 82 ++++ dts/arm/nxp/nxp_rt1020.dtsi | 126 ++++++ dts/arm/nxp/nxp_rt1024.dtsi | 120 ++++++ dts/arm/nxp/nxp_rt1050.dtsi | 164 ++++++++ dts/arm/nxp/nxp_rt1060.dtsi | 284 ++++++++++++++ dts/arm/nxp/nxp_rt1064.dtsi | 285 ++++++++++++++ dts/arm/nxp/nxp_rt1160_cm4.dtsi | 380 ++++++++++++++++++ dts/arm/nxp/nxp_rt1160_cm7.dtsi | 380 ++++++++++++++++++ dts/arm/nxp/nxp_rt1170_cm4.dtsi | 381 +++++++++++++++++++ dts/arm/nxp/nxp_rt1170_cm7.dtsi | 381 +++++++++++++++++++ dts/arm/nxp/nxp_rt11xx.dtsi | 12 +- dts/bindings/gpio/nxp,imx-gpio.yaml | 10 + 17 files changed, 2824 insertions(+), 11 deletions(-) create mode 100644 dts/arm/nxp/nxp_rt1050.dtsi diff --git a/boards/arm/mimxrt1050_evk/mimxrt1050_evk.dts b/boards/arm/mimxrt1050_evk/mimxrt1050_evk.dts index e44779517d6..fcb7b880d4e 100644 --- a/boards/arm/mimxrt1050_evk/mimxrt1050_evk.dts +++ b/boards/arm/mimxrt1050_evk/mimxrt1050_evk.dts @@ -6,7 +6,7 @@ /dts-v1/; -#include +#include #include "mimxrt1050_evk-pinctrl.dtsi" / { diff --git a/boards/arm/mm_swiftio/mm_swiftio.dts b/boards/arm/mm_swiftio/mm_swiftio.dts index d0e56f3e50c..d3db0fef0fc 100644 --- a/boards/arm/mm_swiftio/mm_swiftio.dts +++ b/boards/arm/mm_swiftio/mm_swiftio.dts @@ -6,7 +6,7 @@ /dts-v1/; -#include +#include #include "mm_swiftio-pinctrl.dtsi" / { diff --git a/drivers/gpio/gpio_mcux_igpio.c b/drivers/gpio/gpio_mcux_igpio.c index 59e8dfb717f..37d374a2c0a 100644 --- a/drivers/gpio/gpio_mcux_igpio.c +++ b/drivers/gpio/gpio_mcux_igpio.c @@ -13,12 +13,20 @@ #include #include +#ifdef CONFIG_PINCTRL +#include +#endif + #include "gpio_utils.h" struct mcux_igpio_config { /* gpio_driver_config needs to be first */ struct gpio_driver_config common; GPIO_Type *base; +#ifdef CONFIG_PINCTRL + const struct pinctrl_soc_pinmux *pin_muxes; + uint8_t mux_count; +#endif }; struct mcux_igpio_data { @@ -34,10 +42,110 @@ static int mcux_igpio_configure(const struct device *dev, const struct mcux_igpio_config *config = dev->config; GPIO_Type *base = config->base; - if (((flags & GPIO_INPUT) != 0) && ((flags & GPIO_OUTPUT) != 0)) { - return -ENOTSUP; +#ifdef CONFIG_PINCTRL + struct pinctrl_soc_pin pin_cfg; + +#ifdef CONFIG_SOC_SERIES_IMX_RT10XX + /* Set appropriate bits in pin configuration register */ + volatile uint32_t *gpio_cfg_reg = + (volatile uint32_t *)config->pin_muxes[pin].config_register; + uint32_t reg = *gpio_cfg_reg; + + if ((flags & GPIO_SINGLE_ENDED) != 0) { + /* Set ODE bit */ + reg |= IOMUXC_SW_PAD_CTL_PAD_ODE_MASK; + } else { + reg &= ~IOMUXC_SW_PAD_CTL_PAD_ODE_MASK; } + if (((flags & GPIO_PULL_UP) != 0) || ((flags & GPIO_PULL_DOWN) != 0)) { + reg |= IOMUXC_SW_PAD_CTL_PAD_PUE_MASK; + if (((flags & GPIO_PULL_UP) != 0)) { + /* Use 100K pullup */ + reg |= IOMUXC_SW_PAD_CTL_PAD_PUS(2); + } else { + /* 100K pulldown */ + reg &= ~IOMUXC_SW_PAD_CTL_PAD_PUS_MASK; + } + } else { + /* Set pin to keeper */ + reg &= ~IOMUXC_SW_PAD_CTL_PAD_PUE_MASK; + } +#elif defined(CONFIG_SOC_SERIES_IMX_RT11XX) + /* Set appropriate bits in pin configuration register */ + volatile uint32_t *gpio_cfg_reg = + (volatile uint32_t *)config->pin_muxes[pin].config_register; + uint32_t reg = *gpio_cfg_reg; + + if (config->pin_muxes[pin].pue_mux) { + /* PUE type register layout (GPIO_AD pins) */ + if ((flags & GPIO_SINGLE_ENDED) != 0) { + /* Set ODE bit */ + reg |= IOMUXC_SW_PAD_CTL_PAD_ODE_MASK; + } else { + reg &= ~IOMUXC_SW_PAD_CTL_PAD_ODE_MASK; + } + + if (((flags & GPIO_PULL_UP) != 0) || ((flags & GPIO_PULL_DOWN) != 0)) { + reg |= IOMUXC_SW_PAD_CTL_PAD_PUE_MASK; + if (((flags & GPIO_PULL_UP) != 0)) { + reg |= IOMUXC_SW_PAD_CTL_PAD_PUS_MASK; + } else { + reg &= ~IOMUXC_SW_PAD_CTL_PAD_PUS_MASK; + } + } else { + /* Set pin to highz */ + reg &= ~IOMUXC_SW_PAD_CTL_PAD_PUE_MASK; + } + } else { + /* PDRV/SNVS/LPSR type register layout */ + if (((flags & GPIO_PULL_UP) != 0) || ((flags & GPIO_PULL_DOWN) != 0)) { + reg &= ~IOMUXC_SW_PAD_CTL_PAD_PULL_MASK; + if (((flags & GPIO_PULL_UP) != 0)) { + reg |= IOMUXC_SW_PAD_CTL_PAD_PULL(0x1U); + } else { + reg |= IOMUXC_SW_PAD_CTL_PAD_PULL(0x2U); + } + } else { + /* Set pin to no pull */ + reg |= IOMUXC_SW_PAD_CTL_PAD_PUS_MASK; + } + /* PDRV/SNVS/LPSR reg have different ODE bits */ + if (config->pin_muxes[pin].pdrv_mux) { + if ((flags & GPIO_SINGLE_ENDED) != 0) { + /* Set ODE bit */ + reg |= IOMUXC_SW_PAD_CTL_PAD_ODE_MASK; + } else { + reg &= ~IOMUXC_SW_PAD_CTL_PAD_ODE_MASK; + } + } else if (config->pin_muxes[pin].lpsr_mux) { + if ((flags & GPIO_SINGLE_ENDED) != 0) { + /* Set ODE bit */ + reg |= (IOMUXC_SW_PAD_CTL_PAD_ODE_MASK << 1); + } else { + reg &= ~(IOMUXC_SW_PAD_CTL_PAD_ODE_MASK << 1); + } + } else if (config->pin_muxes[pin].snvs_mux) { + if ((flags & GPIO_SINGLE_ENDED) != 0) { + /* Set ODE bit */ + reg |= (IOMUXC_SW_PAD_CTL_PAD_ODE_MASK << 2); + } else { + reg &= ~(IOMUXC_SW_PAD_CTL_PAD_ODE_MASK << 2); + } + } + + } + +#endif /* CONFIG_SOC_SERIES_IMX_RT10XX */ + + /* Init pin configuration struct, and use pinctrl api to apply settings */ + assert(pin < config->mux_count); + memcpy(&pin_cfg.pinmux, &config->pin_muxes[pin], sizeof(pin_cfg)); + /* cfg register will be set by pinctrl_configure_pins */ + pin_cfg.pin_ctrl_flags = reg; + pinctrl_configure_pins(&pin_cfg, 1, PINCTRL_REG_NONE); +#else + /* Without pinctrl, no support for GPIO flags */ if ((flags & GPIO_SINGLE_ENDED) != 0) { return -ENOTSUP; } @@ -45,6 +153,11 @@ static int mcux_igpio_configure(const struct device *dev, if (((flags & GPIO_PULL_UP) != 0) || ((flags & GPIO_PULL_DOWN) != 0)) { return -ENOTSUP; } +#endif /* CONFIG_PINCTRL */ + + if (((flags & GPIO_INPUT) != 0) && ((flags & GPIO_OUTPUT) != 0)) { + return -ENOTSUP; + } if (flags & GPIO_OUTPUT_INIT_HIGH) { GPIO_WritePinOutput(base, pin, 1); @@ -201,6 +314,22 @@ static const struct gpio_driver_api mcux_igpio_driver_api = { .manage_callback = mcux_igpio_manage_callback, }; + +#ifdef CONFIG_PINCTRL +/* These macros will declare an array of pinctrl_soc_pinmux types */ +#define PINMUX_INIT(node, prop, idx) MCUX_RT_PINMUX(DT_PROP_BY_IDX(node, prop, idx)), +#define MCUX_IGPIO_PIN_DECLARE(n) \ + const struct pinctrl_soc_pinmux mcux_igpio_pinmux_##n[] = { \ + DT_FOREACH_PROP_ELEM(DT_DRV_INST(n), pinmux, PINMUX_INIT) \ + }; +#define MCUX_IGPIO_PIN_INIT(n) \ + .pin_muxes = mcux_igpio_pinmux_##n, \ + .mux_count = DT_PROP_LEN(DT_DRV_INST(n), pinmux), +#else +#define MCUX_IGPIO_PIN_DECLARE(n) +#define MCUX_IGPIO_PIN_INIT(n) +#endif /* CONFIG_PINCTRL */ + #define MCUX_IGPIO_IRQ_INIT(n, i) \ do { \ IRQ_CONNECT(DT_INST_IRQ_BY_IDX(n, i, irq), \ @@ -212,6 +341,7 @@ static const struct gpio_driver_api mcux_igpio_driver_api = { } while (0) #define MCUX_IGPIO_INIT(n) \ + MCUX_IGPIO_PIN_DECLARE(n) \ static int mcux_igpio_##n##_init(const struct device *dev); \ \ static const struct mcux_igpio_config mcux_igpio_##n##_config = {\ @@ -219,6 +349,7 @@ static const struct gpio_driver_api mcux_igpio_driver_api = { .port_pin_mask = GPIO_PORT_PIN_MASK_FROM_DT_INST(n),\ }, \ .base = (GPIO_Type *)DT_INST_REG_ADDR(n), \ + MCUX_IGPIO_PIN_INIT(n) \ }; \ \ static struct mcux_igpio_data mcux_igpio_##n##_data; \ diff --git a/dts/arm/nxp/nxp_rt.dtsi b/dts/arm/nxp/nxp_rt.dtsi index 20a17321d2d..0eb6079ed5e 100644 --- a/dts/arm/nxp/nxp_rt.dtsi +++ b/dts/arm/nxp/nxp_rt.dtsi @@ -182,6 +182,41 @@ gpio-controller; #gpio-cells = <2>; }; + /* + * Note: interrupts for GPIO6-9 are not currently supported + * by the gpio driver. + */ + gpio6: gpio@42000000 { + compatible = "nxp,imx-gpio"; + reg = <0x42000000 0x4000>; + label = "GPIO_6"; + gpio-controller; + #gpio-cells = <2>; + }; + + gpio7: gpio@42004000 { + compatible = "nxp,imx-gpio"; + reg = <0x42004000 0x4000>; + label = "GPIO_7"; + gpio-controller; + #gpio-cells = <2>; + }; + + gpio8: gpio@42008000 { + compatible = "nxp,imx-gpio"; + reg = <0x42008000 0x4000>; + label = "GPIO_8"; + gpio-controller; + #gpio-cells = <2>; + }; + + gpio9: gpio@4200c000 { + compatible = "nxp,imx-gpio"; + reg = <0x4200c000 0x4000>; + label = "GPIO_9"; + gpio-controller; + #gpio-cells = <2>; + }; lpi2c1: i2c@403f0000 { compatible = "nxp,imx-lpi2c"; diff --git a/dts/arm/nxp/nxp_rt1010.dtsi b/dts/arm/nxp/nxp_rt1010.dtsi index 27cbf5f3047..2fadc214b06 100644 --- a/dts/arm/nxp/nxp_rt1010.dtsi +++ b/dts/arm/nxp/nxp_rt1010.dtsi @@ -83,11 +83,28 @@ label = "GPIO_2"; gpio-controller; #gpio-cells = <2>; + pinmux = <&iomuxc_gpio_sd_00_gpio2_io00>, + <&iomuxc_gpio_sd_01_gpio2_io01>, + <&iomuxc_gpio_sd_02_gpio2_io02>, + <&iomuxc_gpio_sd_03_gpio2_io03>, + <&iomuxc_gpio_sd_04_gpio2_io04>, + <&iomuxc_gpio_sd_05_gpio2_io05>, + <&iomuxc_gpio_sd_06_gpio2_io06>, + <&iomuxc_gpio_sd_07_gpio2_io07>, + <&iomuxc_gpio_sd_08_gpio2_io08>, + <&iomuxc_gpio_sd_09_gpio2_io09>, + <&iomuxc_gpio_sd_10_gpio2_io10>, + <&iomuxc_gpio_sd_11_gpio2_io11>, + <&iomuxc_gpio_sd_12_gpio2_io12>, + <&iomuxc_gpio_sd_13_gpio2_io13>; }; - /* Remove GPIO3 & GPIO4, they dont exist on RT1010 */ + /* Remove GPIO3-GPIO9, they dont exist on RT1010 */ /delete-node/ gpio@401c0000; /delete-node/ gpio@401c4000; + /delete-node/ gpio@42004000; + /delete-node/ gpio@42008000; + /delete-node/ gpio@4200c000; /* Fixup LPSPI1 and LPSPI2, they have different base addr on RT1010 */ /delete-node/ spi@40394000; @@ -122,3 +139,40 @@ /* RT1015 only has two LPSPI blocks */ /delete-node/ &lpspi3; /delete-node/ &lpspi4; + + +&gpio1{ + pinmux = <&iomuxc_gpio_00_gpiomux_io00>, + <&iomuxc_gpio_01_gpiomux_io01>, + <&iomuxc_gpio_02_gpiomux_io02>, + <&iomuxc_gpio_03_gpiomux_io03>, + <&iomuxc_gpio_04_gpiomux_io04>, + <&iomuxc_gpio_05_gpiomux_io05>, + <&iomuxc_gpio_06_gpiomux_io06>, + <&iomuxc_gpio_07_gpiomux_io07>, + <&iomuxc_gpio_08_gpiomux_io08>, + <&iomuxc_gpio_09_gpiomux_io09>, + <&iomuxc_gpio_10_gpiomux_io10>, + <&iomuxc_gpio_11_gpiomux_io11>, + <&iomuxc_gpio_12_gpiomux_io12>, + <&iomuxc_gpio_13_gpiomux_io13>, + <&iomuxc_gpio_ad_00_gpiomux_io14>, + <&iomuxc_gpio_ad_01_gpiomux_io15>, + <&iomuxc_gpio_ad_02_gpiomux_io16>, + <&iomuxc_gpio_ad_03_gpiomux_io17>, + <&iomuxc_gpio_ad_04_gpiomux_io18>, + <&iomuxc_gpio_ad_05_gpiomux_io19>, + <&iomuxc_gpio_ad_06_gpiomux_io20>, + <&iomuxc_gpio_ad_07_gpiomux_io21>, + <&iomuxc_gpio_ad_08_gpiomux_io22>, + <&iomuxc_gpio_ad_09_gpiomux_io23>, + <&iomuxc_gpio_ad_10_gpiomux_io24>, + <&iomuxc_gpio_ad_11_gpiomux_io25>, + <&iomuxc_gpio_ad_12_gpiomux_io26>, + <&iomuxc_gpio_ad_13_gpiomux_io27>, + <&iomuxc_gpio_ad_14_gpiomux_io28>; +}; + +&gpio5{ + pinmux = <&iomuxc_snvs_pmic_on_req_gpio5_io00>; +}; diff --git a/dts/arm/nxp/nxp_rt1015.dtsi b/dts/arm/nxp/nxp_rt1015.dtsi index e266addcb36..72e9faafe01 100644 --- a/dts/arm/nxp/nxp_rt1015.dtsi +++ b/dts/arm/nxp/nxp_rt1015.dtsi @@ -1,5 +1,6 @@ /* * Copyright (c) 2019, Linaro + * Copyright (c) 2022, NXP * * SPDX-License-Identifier: Apache-2.0 */ @@ -34,5 +35,86 @@ soc { /* Remove ADC2, it doesn't exist on RT1015 */ /delete-node/ adc@400C8000; + /* GPIOS 4 and 6-9 are not preset on RT1015 */ + /delete-node/ gpio@401c4000; + /delete-node/ gpio@42000000; + /delete-node/ gpio@42004000; + /delete-node/ gpio@42008000; + /delete-node/ gpio@4200c000; }; }; + +/* + * GPIO pinmux options. These options define the pinmux settings + * for GPIO ports on the package, so that the GPIO driver can + * select GPIO mux options during GPIO configuration. + */ + +&gpio1{ + pinmux = <&iomuxc_gpio_ad_b0_00_gpio1_io00>, + <&iomuxc_gpio_ad_b0_01_gpio1_io01>, + <&iomuxc_gpio_ad_b0_02_gpio1_io02>, + <&iomuxc_gpio_ad_b0_03_gpio1_io03>, + <&iomuxc_gpio_ad_b0_04_gpio1_io04>, + <&iomuxc_gpio_ad_b0_05_gpio1_io05>, + <&iomuxc_gpio_ad_b0_06_gpio1_io06>, + <&iomuxc_gpio_ad_b0_07_gpio1_io07>, + <&iomuxc_gpio_ad_b0_08_gpio1_io08>, + <&iomuxc_gpio_ad_b0_09_gpio1_io09>, + <&iomuxc_gpio_ad_b0_10_gpio1_io10>, + <&iomuxc_gpio_ad_b0_11_gpio1_io11>, + <&iomuxc_gpio_ad_b0_12_gpio1_io12>, + <&iomuxc_gpio_ad_b0_13_gpio1_io13>, + <&iomuxc_gpio_ad_b0_14_gpio1_io14>, + <&iomuxc_gpio_ad_b0_15_gpio1_io15>, + <&iomuxc_gpio_ad_b1_10_gpio1_io26>, + <&iomuxc_gpio_ad_b1_11_gpio1_io27>, + <&iomuxc_gpio_ad_b1_12_gpio1_io28>, + <&iomuxc_gpio_ad_b1_13_gpio1_io29>, + <&iomuxc_gpio_ad_b1_14_gpio1_io30>, + <&iomuxc_gpio_ad_b1_15_gpio1_io31>; +}; + +&gpio2{ + pinmux = <&iomuxc_gpio_emc_04_gpio2_io04>, + <&iomuxc_gpio_emc_05_gpio2_io05>, + <&iomuxc_gpio_emc_06_gpio2_io06>, + <&iomuxc_gpio_emc_07_gpio2_io07>, + <&iomuxc_gpio_emc_08_gpio2_io08>, + <&iomuxc_gpio_emc_09_gpio2_io09>, + <&iomuxc_gpio_emc_16_gpio2_io16>, + <&iomuxc_gpio_emc_17_gpio2_io17>, + <&iomuxc_gpio_emc_18_gpio2_io18>, + <&iomuxc_gpio_emc_19_gpio2_io19>, + <&iomuxc_gpio_emc_20_gpio2_io20>, + <&iomuxc_gpio_emc_21_gpio2_io21>, + <&iomuxc_gpio_emc_22_gpio2_io22>, + <&iomuxc_gpio_emc_23_gpio2_io23>, + <&iomuxc_gpio_emc_24_gpio2_io24>, + <&iomuxc_gpio_emc_25_gpio2_io25>, + <&iomuxc_gpio_emc_26_gpio2_io26>, + <&iomuxc_gpio_emc_27_gpio2_io27>; +}; + +&gpio3{ + pinmux = <&iomuxc_gpio_emc_32_gpio3_io00>, + <&iomuxc_gpio_emc_33_gpio3_io01>, + <&iomuxc_gpio_emc_34_gpio3_io02>, + <&iomuxc_gpio_emc_35_gpio3_io03>, + <&iomuxc_gpio_sd_b1_00_gpio3_io20>, + <&iomuxc_gpio_sd_b1_01_gpio3_io21>, + <&iomuxc_gpio_sd_b1_02_gpio3_io22>, + <&iomuxc_gpio_sd_b1_03_gpio3_io23>, + <&iomuxc_gpio_sd_b1_04_gpio3_io24>, + <&iomuxc_gpio_sd_b1_05_gpio3_io25>, + <&iomuxc_gpio_sd_b1_06_gpio3_io26>, + <&iomuxc_gpio_sd_b1_07_gpio3_io27>, + <&iomuxc_gpio_sd_b1_08_gpio3_io28>, + <&iomuxc_gpio_sd_b1_09_gpio3_io29>, + <&iomuxc_gpio_sd_b1_10_gpio3_io30>, + <&iomuxc_gpio_sd_b1_11_gpio3_io31>; +}; + +&gpio5{ + pinmux = <&iomuxc_snvs_pmic_on_req_gpio5_io01>; +}; diff --git a/dts/arm/nxp/nxp_rt1020.dtsi b/dts/arm/nxp/nxp_rt1020.dtsi index 1d322e09e68..b2f099d784e 100644 --- a/dts/arm/nxp/nxp_rt1020.dtsi +++ b/dts/arm/nxp/nxp_rt1020.dtsi @@ -1,5 +1,6 @@ /* * Copyright (c) 2019, Linaro + * Copyright (c) 2022, NXP * * SPDX-License-Identifier: Apache-2.0 */ @@ -25,3 +26,128 @@ &gpt2 { gptfreq = <12500000>; }; + +/ { + soc { + /* GPIOS 4 and 6-9 are not preset on RT1020 */ + /delete-node/ gpio@401c4000; + /delete-node/ gpio@42000000; + /delete-node/ gpio@42004000; + /delete-node/ gpio@42008000; + /delete-node/ gpio@4200c000; + }; +}; + +/* + * GPIO pinmux options. These options define the pinmux settings + * for GPIO ports on the package, so that the GPIO driver can + * select GPIO mux options during GPIO configuration. + */ + +&gpio1{ + pinmux = <&iomuxc_gpio_ad_b0_00_gpio1_io00>, + <&iomuxc_gpio_ad_b0_01_gpio1_io01>, + <&iomuxc_gpio_ad_b0_02_gpio1_io02>, + <&iomuxc_gpio_ad_b0_03_gpio1_io03>, + <&iomuxc_gpio_ad_b0_04_gpio1_io04>, + <&iomuxc_gpio_ad_b0_05_gpio1_io05>, + <&iomuxc_gpio_ad_b0_06_gpio1_io06>, + <&iomuxc_gpio_ad_b0_07_gpio1_io07>, + <&iomuxc_gpio_ad_b0_08_gpio1_io08>, + <&iomuxc_gpio_ad_b0_09_gpio1_io09>, + <&iomuxc_gpio_ad_b0_10_gpio1_io10>, + <&iomuxc_gpio_ad_b0_11_gpio1_io11>, + <&iomuxc_gpio_ad_b0_12_gpio1_io12>, + <&iomuxc_gpio_ad_b0_13_gpio1_io13>, + <&iomuxc_gpio_ad_b0_14_gpio1_io14>, + <&iomuxc_gpio_ad_b0_15_gpio1_io15>, + <&iomuxc_gpio_ad_b1_00_gpio1_io16>, + <&iomuxc_gpio_ad_b1_01_gpio1_io17>, + <&iomuxc_gpio_ad_b1_02_gpio1_io18>, + <&iomuxc_gpio_ad_b1_03_gpio1_io19>, + <&iomuxc_gpio_ad_b1_04_gpio1_io20>, + <&iomuxc_gpio_ad_b1_05_gpio1_io21>, + <&iomuxc_gpio_ad_b1_06_gpio1_io22>, + <&iomuxc_gpio_ad_b1_07_gpio1_io23>, + <&iomuxc_gpio_ad_b1_08_gpio1_io24>, + <&iomuxc_gpio_ad_b1_09_gpio1_io25>, + <&iomuxc_gpio_ad_b1_10_gpio1_io26>, + <&iomuxc_gpio_ad_b1_11_gpio1_io27>, + <&iomuxc_gpio_ad_b1_12_gpio1_io28>, + <&iomuxc_gpio_ad_b1_13_gpio1_io29>, + <&iomuxc_gpio_ad_b1_14_gpio1_io30>, + <&iomuxc_gpio_ad_b1_15_gpio1_io31>; +}; + +&gpio2{ + pinmux = <&iomuxc_gpio_emc_00_gpio2_io00>, + <&iomuxc_gpio_emc_01_gpio2_io01>, + <&iomuxc_gpio_emc_02_gpio2_io02>, + <&iomuxc_gpio_emc_03_gpio2_io03>, + <&iomuxc_gpio_emc_04_gpio2_io04>, + <&iomuxc_gpio_emc_05_gpio2_io05>, + <&iomuxc_gpio_emc_06_gpio2_io06>, + <&iomuxc_gpio_emc_07_gpio2_io07>, + <&iomuxc_gpio_emc_08_gpio2_io08>, + <&iomuxc_gpio_emc_09_gpio2_io09>, + <&iomuxc_gpio_emc_10_gpio2_io10>, + <&iomuxc_gpio_emc_11_gpio2_io11>, + <&iomuxc_gpio_emc_12_gpio2_io12>, + <&iomuxc_gpio_emc_13_gpio2_io13>, + <&iomuxc_gpio_emc_14_gpio2_io14>, + <&iomuxc_gpio_emc_15_gpio2_io15>, + <&iomuxc_gpio_emc_16_gpio2_io16>, + <&iomuxc_gpio_emc_17_gpio2_io17>, + <&iomuxc_gpio_emc_18_gpio2_io18>, + <&iomuxc_gpio_emc_19_gpio2_io19>, + <&iomuxc_gpio_emc_20_gpio2_io20>, + <&iomuxc_gpio_emc_21_gpio2_io21>, + <&iomuxc_gpio_emc_22_gpio2_io22>, + <&iomuxc_gpio_emc_23_gpio2_io23>, + <&iomuxc_gpio_emc_24_gpio2_io24>, + <&iomuxc_gpio_emc_25_gpio2_io25>, + <&iomuxc_gpio_emc_26_gpio2_io26>, + <&iomuxc_gpio_emc_27_gpio2_io27>, + <&iomuxc_gpio_emc_28_gpio2_io28>, + <&iomuxc_gpio_emc_29_gpio2_io29>, + <&iomuxc_gpio_emc_30_gpio2_io30>, + <&iomuxc_gpio_emc_31_gpio2_io31>; +}; + +&gpio3{ + pinmux = <&iomuxc_gpio_emc_32_gpio3_io00>, + <&iomuxc_gpio_emc_33_gpio3_io01>, + <&iomuxc_gpio_emc_34_gpio3_io02>, + <&iomuxc_gpio_emc_35_gpio3_io03>, + <&iomuxc_gpio_emc_36_gpio3_io04>, + <&iomuxc_gpio_emc_37_gpio3_io05>, + <&iomuxc_gpio_emc_38_gpio3_io06>, + <&iomuxc_gpio_emc_39_gpio3_io07>, + <&iomuxc_gpio_emc_40_gpio3_io08>, + <&iomuxc_gpio_emc_41_gpio3_io09>, + <&iomuxc_gpio_sd_b0_00_gpio3_io13>, + <&iomuxc_gpio_sd_b0_01_gpio3_io14>, + <&iomuxc_gpio_sd_b0_02_gpio3_io15>, + <&iomuxc_gpio_sd_b0_03_gpio3_io16>, + <&iomuxc_gpio_sd_b0_04_gpio3_io17>, + <&iomuxc_gpio_sd_b0_05_gpio3_io18>, + <&iomuxc_gpio_sd_b0_06_gpio3_io19>, + <&iomuxc_gpio_sd_b1_00_gpio3_io20>, + <&iomuxc_gpio_sd_b1_01_gpio3_io21>, + <&iomuxc_gpio_sd_b1_02_gpio3_io22>, + <&iomuxc_gpio_sd_b1_03_gpio3_io23>, + <&iomuxc_gpio_sd_b1_04_gpio3_io24>, + <&iomuxc_gpio_sd_b1_05_gpio3_io25>, + <&iomuxc_gpio_sd_b1_06_gpio3_io26>, + <&iomuxc_gpio_sd_b1_07_gpio3_io27>, + <&iomuxc_gpio_sd_b1_08_gpio3_io28>, + <&iomuxc_gpio_sd_b1_09_gpio3_io29>, + <&iomuxc_gpio_sd_b1_10_gpio3_io30>, + <&iomuxc_gpio_sd_b1_11_gpio3_io31>; +}; + +&gpio5{ + pinmux = <&iomuxc_snvs_wakeup_gpio5_io00>, + <&iomuxc_snvs_pmic_on_req_gpio5_io01>, + <&iomuxc_snvs_pmic_stby_req_gpio5_io02>; +}; diff --git a/dts/arm/nxp/nxp_rt1024.dtsi b/dts/arm/nxp/nxp_rt1024.dtsi index b3643d17e50..96914df4145 100644 --- a/dts/arm/nxp/nxp_rt1024.dtsi +++ b/dts/arm/nxp/nxp_rt1024.dtsi @@ -1,5 +1,6 @@ /* * Copyright (c) 2020, Linaro + * Copyright (c) 2022, NXP * * SPDX-License-Identifier: Apache-2.0 */ @@ -42,3 +43,122 @@ write-block-size = <1>; }; }; + +/ { + soc { + /* GPIOS 4 and 6-9 are not preset on RT1024 */ + /delete-node/ gpio@401c4000; + /delete-node/ gpio@42000000; + /delete-node/ gpio@42004000; + /delete-node/ gpio@42008000; + /delete-node/ gpio@4200c000; + }; +}; + +/* + * GPIO pinmux options. These options define the pinmux settings + * for GPIO ports on the package, so that the GPIO driver can + * select GPIO mux options during GPIO configuration. + */ + +&gpio1{ + pinmux = <&iomuxc_gpio_ad_b0_00_gpio1_io00>, + <&iomuxc_gpio_ad_b0_01_gpio1_io01>, + <&iomuxc_gpio_ad_b0_02_gpio1_io02>, + <&iomuxc_gpio_ad_b0_03_gpio1_io03>, + <&iomuxc_gpio_ad_b0_04_gpio1_io04>, + <&iomuxc_gpio_ad_b0_05_gpio1_io05>, + <&iomuxc_gpio_ad_b0_06_gpio1_io06>, + <&iomuxc_gpio_ad_b0_07_gpio1_io07>, + <&iomuxc_gpio_ad_b0_08_gpio1_io08>, + <&iomuxc_gpio_ad_b0_09_gpio1_io09>, + <&iomuxc_gpio_ad_b0_10_gpio1_io10>, + <&iomuxc_gpio_ad_b0_11_gpio1_io11>, + <&iomuxc_gpio_ad_b0_12_gpio1_io12>, + <&iomuxc_gpio_ad_b0_13_gpio1_io13>, + <&iomuxc_gpio_ad_b0_14_gpio1_io14>, + <&iomuxc_gpio_ad_b0_15_gpio1_io15>, + <&iomuxc_gpio_ad_b1_06_gpio1_io22>, + <&iomuxc_gpio_ad_b1_07_gpio1_io23>, + <&iomuxc_gpio_ad_b1_08_gpio1_io24>, + <&iomuxc_gpio_ad_b1_09_gpio1_io25>, + <&iomuxc_gpio_ad_b1_10_gpio1_io26>, + <&iomuxc_gpio_ad_b1_11_gpio1_io27>, + <&iomuxc_gpio_ad_b1_12_gpio1_io28>, + <&iomuxc_gpio_ad_b1_13_gpio1_io29>, + <&iomuxc_gpio_ad_b1_14_gpio1_io30>, + <&iomuxc_gpio_ad_b1_15_gpio1_io31>; +}; + +&gpio2{ + pinmux = <&iomuxc_gpio_emc_00_gpio2_io00>, + <&iomuxc_gpio_emc_01_gpio2_io01>, + <&iomuxc_gpio_emc_02_gpio2_io02>, + <&iomuxc_gpio_emc_03_gpio2_io03>, + <&iomuxc_gpio_emc_04_gpio2_io04>, + <&iomuxc_gpio_emc_05_gpio2_io05>, + <&iomuxc_gpio_emc_06_gpio2_io06>, + <&iomuxc_gpio_emc_07_gpio2_io07>, + <&iomuxc_gpio_emc_08_gpio2_io08>, + <&iomuxc_gpio_emc_09_gpio2_io09>, + <&iomuxc_gpio_emc_10_gpio2_io10>, + <&iomuxc_gpio_emc_11_gpio2_io11>, + <&iomuxc_gpio_emc_12_gpio2_io12>, + <&iomuxc_gpio_emc_13_gpio2_io13>, + <&iomuxc_gpio_emc_14_gpio2_io14>, + <&iomuxc_gpio_emc_15_gpio2_io15>, + <&iomuxc_gpio_emc_16_gpio2_io16>, + <&iomuxc_gpio_emc_17_gpio2_io17>, + <&iomuxc_gpio_emc_18_gpio2_io18>, + <&iomuxc_gpio_emc_19_gpio2_io19>, + <&iomuxc_gpio_emc_20_gpio2_io20>, + <&iomuxc_gpio_emc_21_gpio2_io21>, + <&iomuxc_gpio_emc_22_gpio2_io22>, + <&iomuxc_gpio_emc_23_gpio2_io23>, + <&iomuxc_gpio_emc_24_gpio2_io24>, + <&iomuxc_gpio_emc_25_gpio2_io25>, + <&iomuxc_gpio_emc_26_gpio2_io26>, + <&iomuxc_gpio_emc_27_gpio2_io27>, + <&iomuxc_gpio_emc_28_gpio2_io28>, + <&iomuxc_gpio_emc_29_gpio2_io29>, + <&iomuxc_gpio_emc_30_gpio2_io30>, + <&iomuxc_gpio_emc_31_gpio2_io31>; +}; + +&gpio3{ + pinmux = <&iomuxc_gpio_emc_32_gpio3_io00>, + <&iomuxc_gpio_emc_33_gpio3_io01>, + <&iomuxc_gpio_emc_34_gpio3_io02>, + <&iomuxc_gpio_emc_35_gpio3_io03>, + <&iomuxc_gpio_emc_36_gpio3_io04>, + <&iomuxc_gpio_emc_37_gpio3_io05>, + <&iomuxc_gpio_emc_38_gpio3_io06>, + <&iomuxc_gpio_emc_39_gpio3_io07>, + <&iomuxc_gpio_emc_40_gpio3_io08>, + <&iomuxc_gpio_emc_41_gpio3_io09>, + <&iomuxc_gpio_sd_b0_00_gpio3_io13>, + <&iomuxc_gpio_sd_b0_01_gpio3_io14>, + <&iomuxc_gpio_sd_b0_02_gpio3_io15>, + <&iomuxc_gpio_sd_b0_03_gpio3_io16>, + <&iomuxc_gpio_sd_b0_04_gpio3_io17>, + <&iomuxc_gpio_sd_b0_05_gpio3_io18>, + <&iomuxc_gpio_sd_b0_06_gpio3_io19>, + <&iomuxc_gpio_sd_b1_00_gpio3_io20>, + <&iomuxc_gpio_sd_b1_01_gpio3_io21>, + <&iomuxc_gpio_sd_b1_02_gpio3_io22>, + <&iomuxc_gpio_sd_b1_03_gpio3_io23>, + <&iomuxc_gpio_sd_b1_04_gpio3_io24>, + <&iomuxc_gpio_sd_b1_05_gpio3_io25>, + <&iomuxc_gpio_sd_b1_06_gpio3_io26>, + <&iomuxc_gpio_sd_b1_07_gpio3_io27>, + <&iomuxc_gpio_sd_b1_08_gpio3_io28>, + <&iomuxc_gpio_sd_b1_09_gpio3_io29>, + <&iomuxc_gpio_sd_b1_10_gpio3_io30>, + <&iomuxc_gpio_sd_b1_11_gpio3_io31>; +}; + +&gpio5{ + pinmux = <&iomuxc_snvs_wakeup_gpio5_io00>, + <&iomuxc_snvs_pmic_on_req_gpio5_io01>, + <&iomuxc_snvs_pmic_stby_req_gpio5_io02>; +}; diff --git a/dts/arm/nxp/nxp_rt1050.dtsi b/dts/arm/nxp/nxp_rt1050.dtsi new file mode 100644 index 00000000000..e6ef1757b7d --- /dev/null +++ b/dts/arm/nxp/nxp_rt1050.dtsi @@ -0,0 +1,164 @@ +/* + * Copyright (c) 2022, NXP + * + * SPDX-License-Identifier: Apache-2.0 + */ +#include + +/ { + soc { + /* GPIOS 6-9 are not preset on RT1050 */ + /delete-node/ gpio@42000000; + /delete-node/ gpio@42004000; + /delete-node/ gpio@42008000; + /delete-node/ gpio@4200c000; + }; +}; + +/* + * GPIO pinmux options. These options define the pinmux settings + * for GPIO ports on the package, so that the GPIO driver can + * select GPIO mux options during GPIO configuration. + */ + +&gpio1{ + pinmux = <&iomuxc_gpio_ad_b0_00_gpio1_io00>, + <&iomuxc_gpio_ad_b0_01_gpio1_io01>, + <&iomuxc_gpio_ad_b0_02_gpio1_io02>, + <&iomuxc_gpio_ad_b0_03_gpio1_io03>, + <&iomuxc_gpio_ad_b0_04_gpio1_io04>, + <&iomuxc_gpio_ad_b0_05_gpio1_io05>, + <&iomuxc_gpio_ad_b0_06_gpio1_io06>, + <&iomuxc_gpio_ad_b0_07_gpio1_io07>, + <&iomuxc_gpio_ad_b0_08_gpio1_io08>, + <&iomuxc_gpio_ad_b0_09_gpio1_io09>, + <&iomuxc_gpio_ad_b0_10_gpio1_io10>, + <&iomuxc_gpio_ad_b0_11_gpio1_io11>, + <&iomuxc_gpio_ad_b0_12_gpio1_io12>, + <&iomuxc_gpio_ad_b0_13_gpio1_io13>, + <&iomuxc_gpio_ad_b0_14_gpio1_io14>, + <&iomuxc_gpio_ad_b0_15_gpio1_io15>, + <&iomuxc_gpio_ad_b1_00_gpio1_io16>, + <&iomuxc_gpio_ad_b1_01_gpio1_io17>, + <&iomuxc_gpio_ad_b1_02_gpio1_io18>, + <&iomuxc_gpio_ad_b1_03_gpio1_io19>, + <&iomuxc_gpio_ad_b1_04_gpio1_io20>, + <&iomuxc_gpio_ad_b1_05_gpio1_io21>, + <&iomuxc_gpio_ad_b1_06_gpio1_io22>, + <&iomuxc_gpio_ad_b1_07_gpio1_io23>, + <&iomuxc_gpio_ad_b1_08_gpio1_io24>, + <&iomuxc_gpio_ad_b1_09_gpio1_io25>, + <&iomuxc_gpio_ad_b1_10_gpio1_io26>, + <&iomuxc_gpio_ad_b1_11_gpio1_io27>, + <&iomuxc_gpio_ad_b1_12_gpio1_io28>, + <&iomuxc_gpio_ad_b1_13_gpio1_io29>, + <&iomuxc_gpio_ad_b1_14_gpio1_io30>, + <&iomuxc_gpio_ad_b1_15_gpio1_io31>; +}; + +&gpio2{ + pinmux = <&iomuxc_gpio_b0_00_gpio2_io00>, + <&iomuxc_gpio_b0_01_gpio2_io01>, + <&iomuxc_gpio_b0_02_gpio2_io02>, + <&iomuxc_gpio_b0_03_gpio2_io03>, + <&iomuxc_gpio_b0_04_gpio2_io04>, + <&iomuxc_gpio_b0_05_gpio2_io05>, + <&iomuxc_gpio_b0_06_gpio2_io06>, + <&iomuxc_gpio_b0_07_gpio2_io07>, + <&iomuxc_gpio_b0_08_gpio2_io08>, + <&iomuxc_gpio_b0_09_gpio2_io09>, + <&iomuxc_gpio_b0_10_gpio2_io10>, + <&iomuxc_gpio_b0_11_gpio2_io11>, + <&iomuxc_gpio_b0_12_gpio2_io12>, + <&iomuxc_gpio_b0_13_gpio2_io13>, + <&iomuxc_gpio_b0_14_gpio2_io14>, + <&iomuxc_gpio_b0_15_gpio2_io15>, + <&iomuxc_gpio_b1_00_gpio2_io16>, + <&iomuxc_gpio_b1_01_gpio2_io17>, + <&iomuxc_gpio_b1_02_gpio2_io18>, + <&iomuxc_gpio_b1_03_gpio2_io19>, + <&iomuxc_gpio_b1_04_gpio2_io20>, + <&iomuxc_gpio_b1_05_gpio2_io21>, + <&iomuxc_gpio_b1_06_gpio2_io22>, + <&iomuxc_gpio_b1_07_gpio2_io23>, + <&iomuxc_gpio_b1_08_gpio2_io24>, + <&iomuxc_gpio_b1_09_gpio2_io25>, + <&iomuxc_gpio_b1_10_gpio2_io26>, + <&iomuxc_gpio_b1_11_gpio2_io27>, + <&iomuxc_gpio_b1_12_gpio2_io28>, + <&iomuxc_gpio_b1_13_gpio2_io29>, + <&iomuxc_gpio_b1_14_gpio2_io30>, + <&iomuxc_gpio_b1_15_gpio2_io31>; +}; + +&gpio3{ + pinmux = <&iomuxc_gpio_sd_b1_00_gpio3_io00>, + <&iomuxc_gpio_sd_b1_01_gpio3_io01>, + <&iomuxc_gpio_sd_b1_02_gpio3_io02>, + <&iomuxc_gpio_sd_b1_03_gpio3_io03>, + <&iomuxc_gpio_sd_b1_04_gpio3_io04>, + <&iomuxc_gpio_sd_b1_05_gpio3_io05>, + <&iomuxc_gpio_sd_b1_06_gpio3_io06>, + <&iomuxc_gpio_sd_b1_07_gpio3_io07>, + <&iomuxc_gpio_sd_b1_08_gpio3_io08>, + <&iomuxc_gpio_sd_b1_09_gpio3_io09>, + <&iomuxc_gpio_sd_b1_10_gpio3_io10>, + <&iomuxc_gpio_sd_b1_11_gpio3_io11>, + <&iomuxc_gpio_sd_b0_00_gpio3_io12>, + <&iomuxc_gpio_sd_b0_01_gpio3_io13>, + <&iomuxc_gpio_sd_b0_02_gpio3_io14>, + <&iomuxc_gpio_sd_b0_03_gpio3_io15>, + <&iomuxc_gpio_sd_b0_04_gpio3_io16>, + <&iomuxc_gpio_sd_b0_05_gpio3_io17>, + <&iomuxc_gpio_emc_32_gpio3_io18>, + <&iomuxc_gpio_emc_33_gpio3_io19>, + <&iomuxc_gpio_emc_34_gpio3_io20>, + <&iomuxc_gpio_emc_35_gpio3_io21>, + <&iomuxc_gpio_emc_36_gpio3_io22>, + <&iomuxc_gpio_emc_37_gpio3_io23>, + <&iomuxc_gpio_emc_38_gpio3_io24>, + <&iomuxc_gpio_emc_39_gpio3_io25>, + <&iomuxc_gpio_emc_40_gpio3_io26>, + <&iomuxc_gpio_emc_41_gpio3_io27>; +}; + +&gpio4{ + pinmux = <&iomuxc_gpio_emc_00_gpio4_io00>, + <&iomuxc_gpio_emc_01_gpio4_io01>, + <&iomuxc_gpio_emc_02_gpio4_io02>, + <&iomuxc_gpio_emc_03_gpio4_io03>, + <&iomuxc_gpio_emc_04_gpio4_io04>, + <&iomuxc_gpio_emc_05_gpio4_io05>, + <&iomuxc_gpio_emc_06_gpio4_io06>, + <&iomuxc_gpio_emc_07_gpio4_io07>, + <&iomuxc_gpio_emc_08_gpio4_io08>, + <&iomuxc_gpio_emc_09_gpio4_io09>, + <&iomuxc_gpio_emc_10_gpio4_io10>, + <&iomuxc_gpio_emc_11_gpio4_io11>, + <&iomuxc_gpio_emc_12_gpio4_io12>, + <&iomuxc_gpio_emc_13_gpio4_io13>, + <&iomuxc_gpio_emc_14_gpio4_io14>, + <&iomuxc_gpio_emc_15_gpio4_io15>, + <&iomuxc_gpio_emc_16_gpio4_io16>, + <&iomuxc_gpio_emc_17_gpio4_io17>, + <&iomuxc_gpio_emc_18_gpio4_io18>, + <&iomuxc_gpio_emc_19_gpio4_io19>, + <&iomuxc_gpio_emc_20_gpio4_io20>, + <&iomuxc_gpio_emc_21_gpio4_io21>, + <&iomuxc_gpio_emc_22_gpio4_io22>, + <&iomuxc_gpio_emc_23_gpio4_io23>, + <&iomuxc_gpio_emc_24_gpio4_io24>, + <&iomuxc_gpio_emc_25_gpio4_io25>, + <&iomuxc_gpio_emc_26_gpio4_io26>, + <&iomuxc_gpio_emc_27_gpio4_io27>, + <&iomuxc_gpio_emc_28_gpio4_io28>, + <&iomuxc_gpio_emc_29_gpio4_io29>, + <&iomuxc_gpio_emc_30_gpio4_io30>, + <&iomuxc_gpio_emc_31_gpio4_io31>; +}; + +&gpio5{ + pinmux = <&iomuxc_snvs_wakeup_gpio5_io00>, + <&iomuxc_snvs_pmic_on_req_gpio5_io01>, + <&iomuxc_snvs_pmic_stby_req_gpio5_io02>; +}; diff --git a/dts/arm/nxp/nxp_rt1060.dtsi b/dts/arm/nxp/nxp_rt1060.dtsi index 5e3eee8059e..79cb11ddac9 100644 --- a/dts/arm/nxp/nxp_rt1060.dtsi +++ b/dts/arm/nxp/nxp_rt1060.dtsi @@ -36,3 +36,287 @@ }; }; }; + +/* + * GPIO pinmux options. These options define the pinmux settings + * for GPIO ports on the package, so that the GPIO driver can + * select GPIO mux options during GPIO configuration. + */ + +&gpio1{ + pinmux = <&iomuxc_gpio_ad_b0_00_gpio1_io00>, + <&iomuxc_gpio_ad_b0_01_gpio1_io01>, + <&iomuxc_gpio_ad_b0_02_gpio1_io02>, + <&iomuxc_gpio_ad_b0_03_gpio1_io03>, + <&iomuxc_gpio_ad_b0_04_gpio1_io04>, + <&iomuxc_gpio_ad_b0_05_gpio1_io05>, + <&iomuxc_gpio_ad_b0_06_gpio1_io06>, + <&iomuxc_gpio_ad_b0_07_gpio1_io07>, + <&iomuxc_gpio_ad_b0_08_gpio1_io08>, + <&iomuxc_gpio_ad_b0_09_gpio1_io09>, + <&iomuxc_gpio_ad_b0_10_gpio1_io10>, + <&iomuxc_gpio_ad_b0_11_gpio1_io11>, + <&iomuxc_gpio_ad_b0_12_gpio1_io12>, + <&iomuxc_gpio_ad_b0_13_gpio1_io13>, + <&iomuxc_gpio_ad_b0_14_gpio1_io14>, + <&iomuxc_gpio_ad_b0_15_gpio1_io15>, + <&iomuxc_gpio_ad_b1_00_gpio1_io16>, + <&iomuxc_gpio_ad_b1_01_gpio1_io17>, + <&iomuxc_gpio_ad_b1_02_gpio1_io18>, + <&iomuxc_gpio_ad_b1_03_gpio1_io19>, + <&iomuxc_gpio_ad_b1_04_gpio1_io20>, + <&iomuxc_gpio_ad_b1_05_gpio1_io21>, + <&iomuxc_gpio_ad_b1_06_gpio1_io22>, + <&iomuxc_gpio_ad_b1_07_gpio1_io23>, + <&iomuxc_gpio_ad_b1_08_gpio1_io24>, + <&iomuxc_gpio_ad_b1_09_gpio1_io25>, + <&iomuxc_gpio_ad_b1_10_gpio1_io26>, + <&iomuxc_gpio_ad_b1_11_gpio1_io27>, + <&iomuxc_gpio_ad_b1_12_gpio1_io28>, + <&iomuxc_gpio_ad_b1_13_gpio1_io29>, + <&iomuxc_gpio_ad_b1_14_gpio1_io30>, + <&iomuxc_gpio_ad_b1_15_gpio1_io31>; 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These options define the pinmux settings + * for GPIO ports on the package, so that the GPIO driver can + * select GPIO mux options during GPIO configuration. + */ + +&gpio1{ + pinmux = <&iomuxc_gpio_ad_b0_00_gpio1_io00>, + <&iomuxc_gpio_ad_b0_01_gpio1_io01>, + <&iomuxc_gpio_ad_b0_02_gpio1_io02>, + <&iomuxc_gpio_ad_b0_03_gpio1_io03>, + <&iomuxc_gpio_ad_b0_04_gpio1_io04>, + <&iomuxc_gpio_ad_b0_05_gpio1_io05>, + <&iomuxc_gpio_ad_b0_06_gpio1_io06>, + <&iomuxc_gpio_ad_b0_07_gpio1_io07>, + <&iomuxc_gpio_ad_b0_08_gpio1_io08>, + <&iomuxc_gpio_ad_b0_09_gpio1_io09>, + <&iomuxc_gpio_ad_b0_10_gpio1_io10>, + <&iomuxc_gpio_ad_b0_11_gpio1_io11>, + <&iomuxc_gpio_ad_b0_12_gpio1_io12>, + <&iomuxc_gpio_ad_b0_13_gpio1_io13>, + <&iomuxc_gpio_ad_b0_14_gpio1_io14>, + <&iomuxc_gpio_ad_b0_15_gpio1_io15>, + <&iomuxc_gpio_ad_b1_00_gpio1_io16>, + <&iomuxc_gpio_ad_b1_01_gpio1_io17>, + <&iomuxc_gpio_ad_b1_02_gpio1_io18>, + <&iomuxc_gpio_ad_b1_03_gpio1_io19>, + <&iomuxc_gpio_ad_b1_04_gpio1_io20>, + <&iomuxc_gpio_ad_b1_05_gpio1_io21>, + <&iomuxc_gpio_ad_b1_06_gpio1_io22>, + <&iomuxc_gpio_ad_b1_07_gpio1_io23>, + <&iomuxc_gpio_ad_b1_08_gpio1_io24>, + <&iomuxc_gpio_ad_b1_09_gpio1_io25>, + <&iomuxc_gpio_ad_b1_10_gpio1_io26>, + <&iomuxc_gpio_ad_b1_11_gpio1_io27>, + <&iomuxc_gpio_ad_b1_12_gpio1_io28>, + <&iomuxc_gpio_ad_b1_13_gpio1_io29>, + <&iomuxc_gpio_ad_b1_14_gpio1_io30>, + <&iomuxc_gpio_ad_b1_15_gpio1_io31>; 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+}; diff --git a/dts/arm/nxp/nxp_rt1160_cm4.dtsi b/dts/arm/nxp/nxp_rt1160_cm4.dtsi index 21509928556..26847d02536 100644 --- a/dts/arm/nxp/nxp_rt1160_cm4.dtsi +++ b/dts/arm/nxp/nxp_rt1160_cm4.dtsi @@ -115,3 +115,383 @@ &cpu1 { cpu-power-states = <&idle &suspend>; }; + +/* + * GPIO pinmux options. These options define the pinmux settings + * for GPIO ports on the package, so that the GPIO driver can + * select GPIO mux options during GPIO configuration. + */ + +&gpio1{ + pinmux = <&iomuxc_gpio_emc_b1_00_gpio_mux1_io00>, + <&iomuxc_gpio_emc_b1_01_gpio_mux1_io01>, + <&iomuxc_gpio_emc_b1_02_gpio_mux1_io02>, + <&iomuxc_gpio_emc_b1_03_gpio_mux1_io03>, + <&iomuxc_gpio_emc_b1_04_gpio_mux1_io04>, + <&iomuxc_gpio_emc_b1_05_gpio_mux1_io05>, + <&iomuxc_gpio_emc_b1_06_gpio_mux1_io06>, + <&iomuxc_gpio_emc_b1_07_gpio_mux1_io07>, + <&iomuxc_gpio_emc_b1_08_gpio_mux1_io08>, + <&iomuxc_gpio_emc_b1_09_gpio_mux1_io09>, + <&iomuxc_gpio_emc_b1_10_gpio_mux1_io10>, + <&iomuxc_gpio_emc_b1_11_gpio_mux1_io11>, + <&iomuxc_gpio_emc_b1_12_gpio_mux1_io12>, + <&iomuxc_gpio_emc_b1_13_gpio_mux1_io13>, + <&iomuxc_gpio_emc_b1_14_gpio_mux1_io14>, + <&iomuxc_gpio_emc_b1_15_gpio_mux1_io15>, + <&iomuxc_gpio_emc_b1_16_gpio_mux1_io16>, + <&iomuxc_gpio_emc_b1_17_gpio_mux1_io17>, + <&iomuxc_gpio_emc_b1_18_gpio_mux1_io18>, + <&iomuxc_gpio_emc_b1_19_gpio_mux1_io19>, + <&iomuxc_gpio_emc_b1_20_gpio_mux1_io20>, + <&iomuxc_gpio_emc_b1_21_gpio_mux1_io21>, + <&iomuxc_gpio_emc_b1_22_gpio_mux1_io22>, + <&iomuxc_gpio_emc_b1_23_gpio_mux1_io23>, + <&iomuxc_gpio_emc_b1_24_gpio_mux1_io24>, + <&iomuxc_gpio_emc_b1_25_gpio_mux1_io25>, + <&iomuxc_gpio_emc_b1_26_gpio_mux1_io26>, + <&iomuxc_gpio_emc_b1_27_gpio_mux1_io27>, + <&iomuxc_gpio_emc_b1_28_gpio_mux1_io28>, + <&iomuxc_gpio_emc_b1_29_gpio_mux1_io29>, + <&iomuxc_gpio_emc_b1_30_gpio_mux1_io30>, + <&iomuxc_gpio_emc_b1_31_gpio_mux1_io31>; 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These options define the pinmux settings + * for GPIO ports on the package, so that the GPIO driver can + * select GPIO mux options during GPIO configuration. + */ + +&gpio1{ + pinmux = <&iomuxc_gpio_emc_b1_00_gpio_mux1_io00>, + <&iomuxc_gpio_emc_b1_01_gpio_mux1_io01>, + <&iomuxc_gpio_emc_b1_02_gpio_mux1_io02>, + <&iomuxc_gpio_emc_b1_03_gpio_mux1_io03>, + <&iomuxc_gpio_emc_b1_04_gpio_mux1_io04>, + <&iomuxc_gpio_emc_b1_05_gpio_mux1_io05>, + <&iomuxc_gpio_emc_b1_06_gpio_mux1_io06>, + <&iomuxc_gpio_emc_b1_07_gpio_mux1_io07>, + <&iomuxc_gpio_emc_b1_08_gpio_mux1_io08>, + <&iomuxc_gpio_emc_b1_09_gpio_mux1_io09>, + <&iomuxc_gpio_emc_b1_10_gpio_mux1_io10>, + <&iomuxc_gpio_emc_b1_11_gpio_mux1_io11>, + <&iomuxc_gpio_emc_b1_12_gpio_mux1_io12>, + <&iomuxc_gpio_emc_b1_13_gpio_mux1_io13>, + <&iomuxc_gpio_emc_b1_14_gpio_mux1_io14>, + <&iomuxc_gpio_emc_b1_15_gpio_mux1_io15>, + <&iomuxc_gpio_emc_b1_16_gpio_mux1_io16>, + <&iomuxc_gpio_emc_b1_17_gpio_mux1_io17>, + <&iomuxc_gpio_emc_b1_18_gpio_mux1_io18>, + <&iomuxc_gpio_emc_b1_19_gpio_mux1_io19>, + <&iomuxc_gpio_emc_b1_20_gpio_mux1_io20>, + <&iomuxc_gpio_emc_b1_21_gpio_mux1_io21>, + <&iomuxc_gpio_emc_b1_22_gpio_mux1_io22>, + <&iomuxc_gpio_emc_b1_23_gpio_mux1_io23>, + <&iomuxc_gpio_emc_b1_24_gpio_mux1_io24>, + <&iomuxc_gpio_emc_b1_25_gpio_mux1_io25>, + <&iomuxc_gpio_emc_b1_26_gpio_mux1_io26>, + <&iomuxc_gpio_emc_b1_27_gpio_mux1_io27>, + <&iomuxc_gpio_emc_b1_28_gpio_mux1_io28>, + <&iomuxc_gpio_emc_b1_29_gpio_mux1_io29>, + <&iomuxc_gpio_emc_b1_30_gpio_mux1_io30>, + <&iomuxc_gpio_emc_b1_31_gpio_mux1_io31>; +}; + +&gpio10{ + pinmux = <&iomuxc_gpio_ad_33_gpio10_io00>, + <&iomuxc_gpio_ad_34_gpio10_io01>, + <&iomuxc_gpio_ad_35_gpio10_io02>, + <&iomuxc_gpio_sd_b1_00_gpio10_io03>, + <&iomuxc_gpio_sd_b1_01_gpio10_io04>, + <&iomuxc_gpio_sd_b1_02_gpio10_io05>, + <&iomuxc_gpio_sd_b1_03_gpio10_io06>, + <&iomuxc_gpio_sd_b1_04_gpio10_io07>, + <&iomuxc_gpio_sd_b1_05_gpio10_io08>, + <&iomuxc_gpio_sd_b2_00_gpio10_io09>, + <&iomuxc_gpio_sd_b2_01_gpio10_io10>, + <&iomuxc_gpio_sd_b2_02_gpio10_io11>, + <&iomuxc_gpio_sd_b2_03_gpio10_io12>, + <&iomuxc_gpio_sd_b2_04_gpio10_io13>, + <&iomuxc_gpio_sd_b2_05_gpio10_io14>, + <&iomuxc_gpio_sd_b2_06_gpio10_io15>, + <&iomuxc_gpio_sd_b2_07_gpio10_io16>, + <&iomuxc_gpio_sd_b2_08_gpio10_io17>, + <&iomuxc_gpio_sd_b2_09_gpio10_io18>, + <&iomuxc_gpio_sd_b2_10_gpio10_io19>, + <&iomuxc_gpio_sd_b2_11_gpio10_io20>, + <&iomuxc_gpio_disp_b1_00_gpio10_io21>, + <&iomuxc_gpio_disp_b1_01_gpio10_io22>, + <&iomuxc_gpio_disp_b1_02_gpio10_io23>, + <&iomuxc_gpio_disp_b1_03_gpio10_io24>, + <&iomuxc_gpio_disp_b1_04_gpio10_io25>, + <&iomuxc_gpio_disp_b1_05_gpio10_io26>, + <&iomuxc_gpio_disp_b1_06_gpio10_io27>, + <&iomuxc_gpio_disp_b1_07_gpio10_io28>, + <&iomuxc_gpio_disp_b1_08_gpio10_io29>, + <&iomuxc_gpio_disp_b1_09_gpio10_io30>, + <&iomuxc_gpio_disp_b1_10_gpio10_io31>; +}; + +&gpio11{ + pinmux = <&iomuxc_gpio_disp_b1_11_gpio11_io00>, + <&iomuxc_gpio_disp_b2_00_gpio11_io01>, + <&iomuxc_gpio_disp_b2_01_gpio11_io02>, + <&iomuxc_gpio_disp_b2_02_gpio11_io03>, + <&iomuxc_gpio_disp_b2_03_gpio11_io04>, + <&iomuxc_gpio_disp_b2_04_gpio11_io05>, + <&iomuxc_gpio_disp_b2_05_gpio11_io06>, + <&iomuxc_gpio_disp_b2_06_gpio11_io07>, + <&iomuxc_gpio_disp_b2_07_gpio11_io08>, + <&iomuxc_gpio_disp_b2_08_gpio11_io09>, + <&iomuxc_gpio_disp_b2_09_gpio11_io10>, + <&iomuxc_gpio_disp_b2_10_gpio11_io11>, + <&iomuxc_gpio_disp_b2_11_gpio11_io12>, + <&iomuxc_gpio_disp_b2_12_gpio11_io13>, + <&iomuxc_gpio_disp_b2_13_gpio11_io14>, + <&iomuxc_gpio_disp_b2_14_gpio11_io15>, + <&iomuxc_gpio_disp_b2_15_gpio11_io16>; +}; + +&gpio12{ + pinmux = <&iomuxc_lpsr_gpio_lpsr_00_gpio12_io00>, + <&iomuxc_lpsr_gpio_lpsr_01_gpio12_io01>, + <&iomuxc_lpsr_gpio_lpsr_02_gpio12_io02>, + <&iomuxc_lpsr_gpio_lpsr_03_gpio12_io03>, + <&iomuxc_lpsr_gpio_lpsr_04_gpio12_io04>, + <&iomuxc_lpsr_gpio_lpsr_05_gpio12_io05>, + <&iomuxc_lpsr_gpio_lpsr_06_gpio12_io06>, + <&iomuxc_lpsr_gpio_lpsr_07_gpio12_io07>, + <&iomuxc_lpsr_gpio_lpsr_08_gpio12_io08>, + <&iomuxc_lpsr_gpio_lpsr_09_gpio12_io09>, + <&iomuxc_lpsr_gpio_lpsr_10_gpio12_io10>, + <&iomuxc_lpsr_gpio_lpsr_11_gpio12_io11>, + <&iomuxc_lpsr_gpio_lpsr_12_gpio12_io12>, + <&iomuxc_lpsr_gpio_lpsr_13_gpio12_io13>, + <&iomuxc_lpsr_gpio_lpsr_14_gpio12_io14>, + <&iomuxc_lpsr_gpio_lpsr_15_gpio12_io15>; +}; + +&gpio13{ + pinmux = <&iomuxc_snvs_wakeup_gpio13_io00>, + <&iomuxc_snvs_pmic_on_req_gpio13_io01>, + <&iomuxc_snvs_pmic_stby_req_gpio13_io02>, + <&iomuxc_snvs_gpio_snvs_00_gpio13_io03>, + <&iomuxc_snvs_gpio_snvs_01_gpio13_io04>, + <&iomuxc_snvs_gpio_snvs_02_gpio13_io05>, + <&iomuxc_snvs_gpio_snvs_03_gpio13_io06>, + <&iomuxc_snvs_gpio_snvs_04_gpio13_io07>, + <&iomuxc_snvs_gpio_snvs_05_gpio13_io08>, + <&iomuxc_snvs_gpio_snvs_06_gpio13_io09>, + <&iomuxc_snvs_gpio_snvs_07_gpio13_io10>, + <&iomuxc_snvs_gpio_snvs_08_gpio13_io11>, + <&iomuxc_snvs_gpio_snvs_09_gpio13_io12>; +}; + +&gpio2{ + pinmux = <&iomuxc_gpio_emc_b1_32_gpio_mux2_io00_cm7>, + <&iomuxc_gpio_emc_b1_33_gpio_mux2_io01_cm7>, + <&iomuxc_gpio_emc_b1_34_gpio_mux2_io02_cm7>, + <&iomuxc_gpio_emc_b1_35_gpio_mux2_io03_cm7>, + <&iomuxc_gpio_emc_b1_36_gpio_mux2_io04_cm7>, + <&iomuxc_gpio_emc_b1_37_gpio_mux2_io05_cm7>, + <&iomuxc_gpio_emc_b1_38_gpio_mux2_io06_cm7>, + <&iomuxc_gpio_emc_b1_39_gpio_mux2_io07_cm7>, + <&iomuxc_gpio_emc_b1_40_gpio_mux2_io08_cm7>, + <&iomuxc_gpio_emc_b1_41_gpio_mux2_io09_cm7>, + <&iomuxc_gpio_emc_b2_00_gpio_mux2_io10_cm7>, + <&iomuxc_gpio_emc_b2_01_gpio_mux2_io11_cm7>, + <&iomuxc_gpio_emc_b2_02_gpio_mux2_io12_cm7>, + <&iomuxc_gpio_emc_b2_03_gpio_mux2_io13_cm7>, + <&iomuxc_gpio_emc_b2_04_gpio_mux2_io14_cm7>, + <&iomuxc_gpio_emc_b2_05_gpio_mux2_io15_cm7>, + <&iomuxc_gpio_emc_b2_06_gpio_mux2_io16_cm7>, + <&iomuxc_gpio_emc_b2_07_gpio_mux2_io17_cm7>, + <&iomuxc_gpio_emc_b2_08_gpio_mux2_io18_cm7>, + <&iomuxc_gpio_emc_b2_09_gpio_mux2_io19_cm7>, + <&iomuxc_gpio_emc_b2_10_gpio_mux2_io20_cm7>, + <&iomuxc_gpio_emc_b2_11_gpio_mux2_io21_cm7>, + <&iomuxc_gpio_emc_b2_12_gpio_mux2_io22_cm7>, + <&iomuxc_gpio_emc_b2_13_gpio_mux2_io23_cm7>, + <&iomuxc_gpio_emc_b2_14_gpio_mux2_io24_cm7>, + <&iomuxc_gpio_emc_b2_15_gpio_mux2_io25_cm7>, + <&iomuxc_gpio_emc_b2_16_gpio_mux2_io26_cm7>, + <&iomuxc_gpio_emc_b2_17_gpio_mux2_io27_cm7>, + <&iomuxc_gpio_emc_b2_18_gpio_mux2_io28_cm7>, + <&iomuxc_gpio_emc_b2_19_gpio_mux2_io29_cm7>, + <&iomuxc_gpio_emc_b2_20_gpio_mux2_io30_cm7>, + <&iomuxc_gpio_ad_00_gpio_mux2_io31_cm7>; +}; + +&gpio3{ + pinmux = <&iomuxc_gpio_ad_01_gpio_mux3_io00_cm7>, + <&iomuxc_gpio_ad_02_gpio_mux3_io01_cm7>, + <&iomuxc_gpio_ad_03_gpio_mux3_io02_cm7>, + <&iomuxc_gpio_ad_04_gpio_mux3_io03_cm7>, + <&iomuxc_gpio_ad_05_gpio_mux3_io04_cm7>, + <&iomuxc_gpio_ad_06_gpio_mux3_io05_cm7>, + <&iomuxc_gpio_ad_07_gpio_mux3_io06_cm7>, + <&iomuxc_gpio_ad_08_gpio_mux3_io07_cm7>, + <&iomuxc_gpio_ad_09_gpio_mux3_io08_cm7>, + <&iomuxc_gpio_ad_10_gpio_mux3_io09_cm7>, + <&iomuxc_gpio_ad_11_gpio_mux3_io10_cm7>, + <&iomuxc_gpio_ad_12_gpio_mux3_io11_cm7>, + <&iomuxc_gpio_ad_13_gpio_mux3_io12_cm7>, + <&iomuxc_gpio_ad_14_gpio_mux3_io13_cm7>, + <&iomuxc_gpio_ad_15_gpio_mux3_io14_cm7>, + <&iomuxc_gpio_ad_16_gpio_mux3_io15_cm7>, + <&iomuxc_gpio_ad_17_gpio_mux3_io16_cm7>, + <&iomuxc_gpio_ad_18_gpio_mux3_io17_cm7>, + <&iomuxc_gpio_ad_19_gpio_mux3_io18_cm7>, + <&iomuxc_gpio_ad_20_gpio_mux3_io19_cm7>, + <&iomuxc_gpio_ad_21_gpio_mux3_io20_cm7>, + <&iomuxc_gpio_ad_22_gpio_mux3_io21_cm7>, + <&iomuxc_gpio_ad_23_gpio_mux3_io22_cm7>, + <&iomuxc_gpio_ad_24_gpio_mux3_io23_cm7>, + <&iomuxc_gpio_ad_25_gpio_mux3_io24_cm7>, + <&iomuxc_gpio_ad_26_gpio_mux3_io25_cm7>, + <&iomuxc_gpio_ad_27_gpio_mux3_io26_cm7>, + <&iomuxc_gpio_ad_28_gpio_mux3_io27_cm7>, + <&iomuxc_gpio_ad_29_gpio_mux3_io28_cm7>, + <&iomuxc_gpio_ad_30_gpio_mux3_io29_cm7>, + <&iomuxc_gpio_ad_31_gpio_mux3_io30_cm7>, + <&iomuxc_gpio_ad_32_gpio_mux3_io31_cm7>; +}; + +&gpio4{ + pinmux = <&iomuxc_gpio_ad_33_gpio_mux4_io00>, + <&iomuxc_gpio_ad_34_gpio_mux4_io01>, + <&iomuxc_gpio_ad_35_gpio_mux4_io02>, + <&iomuxc_gpio_sd_b1_00_gpio_mux4_io03>, + <&iomuxc_gpio_sd_b1_01_gpio_mux4_io04>, + <&iomuxc_gpio_sd_b1_02_gpio_mux4_io05>, + <&iomuxc_gpio_sd_b1_03_gpio_mux4_io06>, + <&iomuxc_gpio_sd_b1_04_gpio_mux4_io07>, + <&iomuxc_gpio_sd_b1_05_gpio_mux4_io08>, + <&iomuxc_gpio_sd_b2_00_gpio_mux4_io09>, + <&iomuxc_gpio_sd_b2_01_gpio_mux4_io10>, + <&iomuxc_gpio_sd_b2_02_gpio_mux4_io11>, + <&iomuxc_gpio_sd_b2_03_gpio_mux4_io12>, + <&iomuxc_gpio_sd_b2_04_gpio_mux4_io13>, + <&iomuxc_gpio_sd_b2_05_gpio_mux4_io14>, + <&iomuxc_gpio_sd_b2_06_gpio_mux4_io15>, + <&iomuxc_gpio_sd_b2_07_gpio_mux4_io16>, + <&iomuxc_gpio_sd_b2_08_gpio_mux4_io17>, + <&iomuxc_gpio_sd_b2_09_gpio_mux4_io18>, + <&iomuxc_gpio_sd_b2_10_gpio_mux4_io19>, + <&iomuxc_gpio_sd_b2_11_gpio_mux4_io20>, + <&iomuxc_gpio_disp_b1_00_gpio_mux4_io21>, + <&iomuxc_gpio_disp_b1_01_gpio_mux4_io22>, + <&iomuxc_gpio_disp_b1_02_gpio_mux4_io23>, + <&iomuxc_gpio_disp_b1_03_gpio_mux4_io24>, + <&iomuxc_gpio_disp_b1_04_gpio_mux4_io25>, + <&iomuxc_gpio_disp_b1_05_gpio_mux4_io26>, + <&iomuxc_gpio_disp_b1_06_gpio_mux4_io27>, + <&iomuxc_gpio_disp_b1_07_gpio_mux4_io28>, + <&iomuxc_gpio_disp_b1_08_gpio_mux4_io29>, + <&iomuxc_gpio_disp_b1_09_gpio_mux4_io30>, + <&iomuxc_gpio_disp_b1_10_gpio_mux4_io31>; +}; + +&gpio5{ + pinmux = <&iomuxc_gpio_disp_b1_11_gpio_mux5_io00>, + <&iomuxc_gpio_disp_b2_00_gpio_mux5_io01>, + <&iomuxc_gpio_disp_b2_01_gpio_mux5_io02>, + <&iomuxc_gpio_disp_b2_02_gpio_mux5_io03>, + <&iomuxc_gpio_disp_b2_03_gpio_mux5_io04>, + <&iomuxc_gpio_disp_b2_04_gpio_mux5_io05>, + <&iomuxc_gpio_disp_b2_05_gpio_mux5_io06>, + <&iomuxc_gpio_disp_b2_06_gpio_mux5_io07>, + <&iomuxc_gpio_disp_b2_07_gpio_mux5_io08>, + <&iomuxc_gpio_disp_b2_08_gpio_mux5_io09>, + <&iomuxc_gpio_disp_b2_09_gpio_mux5_io10>, + <&iomuxc_gpio_disp_b2_10_gpio_mux5_io11>, + <&iomuxc_gpio_disp_b2_11_gpio_mux5_io12>, + <&iomuxc_gpio_disp_b2_12_gpio_mux5_io13>, + <&iomuxc_gpio_disp_b2_13_gpio_mux5_io14>, + <&iomuxc_gpio_disp_b2_14_gpio_mux5_io15>, + <&iomuxc_gpio_disp_b2_15_gpio_mux5_io16>; +}; + +&gpio6{ + pinmux = <&iomuxc_lpsr_gpio_lpsr_00_gpio_mux6_io00>, + <&iomuxc_lpsr_gpio_lpsr_01_gpio_mux6_io01>, + <&iomuxc_lpsr_gpio_lpsr_02_gpio_mux6_io02>, + <&iomuxc_lpsr_gpio_lpsr_03_gpio_mux6_io03>, + <&iomuxc_lpsr_gpio_lpsr_04_gpio_mux6_io04>, + <&iomuxc_lpsr_gpio_lpsr_05_gpio_mux6_io05>, + <&iomuxc_lpsr_gpio_lpsr_06_gpio_mux6_io06>, + <&iomuxc_lpsr_gpio_lpsr_07_gpio_mux6_io07>, + <&iomuxc_lpsr_gpio_lpsr_08_gpio_mux6_io08>, + <&iomuxc_lpsr_gpio_lpsr_09_gpio_mux6_io09>, + <&iomuxc_lpsr_gpio_lpsr_10_gpio_mux6_io10>, + <&iomuxc_lpsr_gpio_lpsr_11_gpio_mux6_io11>, + <&iomuxc_lpsr_gpio_lpsr_12_gpio_mux6_io12>, + <&iomuxc_lpsr_gpio_lpsr_13_gpio_mux6_io13>, + <&iomuxc_lpsr_gpio_lpsr_14_gpio_mux6_io14>, + <&iomuxc_lpsr_gpio_lpsr_15_gpio_mux6_io15>; +}; + +&gpio7{ + pinmux = <&iomuxc_gpio_emc_b1_00_gpio7_io00>, + <&iomuxc_gpio_emc_b1_01_gpio7_io01>, + <&iomuxc_gpio_emc_b1_02_gpio7_io02>, + <&iomuxc_gpio_emc_b1_03_gpio7_io03>, + <&iomuxc_gpio_emc_b1_04_gpio7_io04>, + <&iomuxc_gpio_emc_b1_05_gpio7_io05>, + <&iomuxc_gpio_emc_b1_06_gpio7_io06>, + <&iomuxc_gpio_emc_b1_07_gpio7_io07>, + <&iomuxc_gpio_emc_b1_08_gpio7_io08>, + <&iomuxc_gpio_emc_b1_09_gpio7_io09>, + <&iomuxc_gpio_emc_b1_10_gpio7_io10>, + <&iomuxc_gpio_emc_b1_11_gpio7_io11>, + <&iomuxc_gpio_emc_b1_12_gpio7_io12>, + <&iomuxc_gpio_emc_b1_13_gpio7_io13>, + <&iomuxc_gpio_emc_b1_14_gpio7_io14>, + <&iomuxc_gpio_emc_b1_15_gpio7_io15>, + <&iomuxc_gpio_emc_b1_16_gpio7_io16>, + <&iomuxc_gpio_emc_b1_17_gpio7_io17>, + <&iomuxc_gpio_emc_b1_18_gpio7_io18>, + <&iomuxc_gpio_emc_b1_19_gpio7_io19>, + <&iomuxc_gpio_emc_b1_20_gpio7_io20>, + <&iomuxc_gpio_emc_b1_21_gpio7_io21>, + <&iomuxc_gpio_emc_b1_22_gpio7_io22>, + <&iomuxc_gpio_emc_b1_23_gpio7_io23>, + <&iomuxc_gpio_emc_b1_24_gpio7_io24>, + <&iomuxc_gpio_emc_b1_25_gpio7_io25>, + <&iomuxc_gpio_emc_b1_26_gpio7_io26>, + <&iomuxc_gpio_emc_b1_27_gpio7_io27>, + <&iomuxc_gpio_emc_b1_28_gpio7_io28>, + <&iomuxc_gpio_emc_b1_29_gpio7_io29>, + <&iomuxc_gpio_emc_b1_30_gpio7_io30>, + <&iomuxc_gpio_emc_b1_31_gpio7_io31>; +}; + +&gpio8{ + pinmux = <&iomuxc_gpio_emc_b1_32_gpio8_io00>, + <&iomuxc_gpio_emc_b1_33_gpio8_io01>, + <&iomuxc_gpio_emc_b1_34_gpio8_io02>, + <&iomuxc_gpio_emc_b1_35_gpio8_io03>, + <&iomuxc_gpio_emc_b1_36_gpio8_io04>, + <&iomuxc_gpio_emc_b1_37_gpio8_io05>, + <&iomuxc_gpio_emc_b1_38_gpio8_io06>, + <&iomuxc_gpio_emc_b1_39_gpio8_io07>, + <&iomuxc_gpio_emc_b1_40_gpio8_io08>, + <&iomuxc_gpio_emc_b1_41_gpio8_io09>, + <&iomuxc_gpio_emc_b2_00_gpio8_io10>, + <&iomuxc_gpio_emc_b2_01_gpio8_io11>, + <&iomuxc_gpio_emc_b2_02_gpio8_io12>, + <&iomuxc_gpio_emc_b2_03_gpio8_io13>, + <&iomuxc_gpio_emc_b2_04_gpio8_io14>, + <&iomuxc_gpio_emc_b2_05_gpio8_io15>, + <&iomuxc_gpio_emc_b2_06_gpio8_io16>, + <&iomuxc_gpio_emc_b2_07_gpio8_io17>, + <&iomuxc_gpio_emc_b2_08_gpio8_io18>, + <&iomuxc_gpio_emc_b2_09_gpio8_io19>, + <&iomuxc_gpio_emc_b2_10_gpio8_io20>, + <&iomuxc_gpio_emc_b2_11_gpio8_io21>, + <&iomuxc_gpio_emc_b2_12_gpio8_io22>, + <&iomuxc_gpio_emc_b2_13_gpio8_io23>, + <&iomuxc_gpio_emc_b2_14_gpio8_io24>, + <&iomuxc_gpio_emc_b2_15_gpio8_io25>, + <&iomuxc_gpio_emc_b2_16_gpio8_io26>, + <&iomuxc_gpio_emc_b2_17_gpio8_io27>, + <&iomuxc_gpio_emc_b2_18_gpio8_io28>, + <&iomuxc_gpio_emc_b2_19_gpio8_io29>, + <&iomuxc_gpio_emc_b2_20_gpio8_io30>, + <&iomuxc_gpio_ad_00_gpio8_io31>; +}; + +&gpio9{ + pinmux = <&iomuxc_gpio_ad_01_gpio9_io00>, + <&iomuxc_gpio_ad_02_gpio9_io01>, + <&iomuxc_gpio_ad_03_gpio9_io02>, + <&iomuxc_gpio_ad_04_gpio9_io03>, + <&iomuxc_gpio_ad_05_gpio9_io04>, + <&iomuxc_gpio_ad_06_gpio9_io05>, + <&iomuxc_gpio_ad_07_gpio9_io06>, + <&iomuxc_gpio_ad_08_gpio9_io07>, + <&iomuxc_gpio_ad_09_gpio9_io08>, + <&iomuxc_gpio_ad_10_gpio9_io09>, + <&iomuxc_gpio_ad_11_gpio9_io10>, + <&iomuxc_gpio_ad_12_gpio9_io11>, + <&iomuxc_gpio_ad_13_gpio9_io12>, + <&iomuxc_gpio_ad_14_gpio9_io13>, + <&iomuxc_gpio_ad_15_gpio9_io14>, + <&iomuxc_gpio_ad_16_gpio9_io15>, + <&iomuxc_gpio_ad_17_gpio9_io16>, + <&iomuxc_gpio_ad_18_gpio9_io17>, + <&iomuxc_gpio_ad_19_gpio9_io18>, + <&iomuxc_gpio_ad_20_gpio9_io19>, + <&iomuxc_gpio_ad_21_gpio9_io20>, + <&iomuxc_gpio_ad_22_gpio9_io21>, + <&iomuxc_gpio_ad_23_gpio9_io22>, + <&iomuxc_gpio_ad_24_gpio9_io23>, + <&iomuxc_gpio_ad_25_gpio9_io24>, + <&iomuxc_gpio_ad_26_gpio9_io25>, + <&iomuxc_gpio_ad_27_gpio9_io26>, + <&iomuxc_gpio_ad_28_gpio9_io27>, + <&iomuxc_gpio_ad_29_gpio9_io28>, + <&iomuxc_gpio_ad_30_gpio9_io29>, + <&iomuxc_gpio_ad_31_gpio9_io30>, + <&iomuxc_gpio_ad_32_gpio9_io31>; +}; diff --git a/dts/arm/nxp/nxp_rt1170_cm4.dtsi b/dts/arm/nxp/nxp_rt1170_cm4.dtsi index b26029cc26c..fc63427e9e7 100644 --- a/dts/arm/nxp/nxp_rt1170_cm4.dtsi +++ b/dts/arm/nxp/nxp_rt1170_cm4.dtsi @@ -115,3 +115,384 @@ &cpu1 { cpu-power-states = <&idle &suspend>; }; + + +/* + * GPIO pinmux options. These options define the pinmux settings + * for GPIO ports on the package, so that the GPIO driver can + * select GPIO mux options during GPIO configuration. + */ + +&gpio1{ + pinmux = <&iomuxc_gpio_emc_b1_00_gpio_mux1_io00>, + <&iomuxc_gpio_emc_b1_01_gpio_mux1_io01>, + <&iomuxc_gpio_emc_b1_02_gpio_mux1_io02>, + <&iomuxc_gpio_emc_b1_03_gpio_mux1_io03>, + <&iomuxc_gpio_emc_b1_04_gpio_mux1_io04>, + <&iomuxc_gpio_emc_b1_05_gpio_mux1_io05>, + <&iomuxc_gpio_emc_b1_06_gpio_mux1_io06>, + <&iomuxc_gpio_emc_b1_07_gpio_mux1_io07>, + <&iomuxc_gpio_emc_b1_08_gpio_mux1_io08>, + <&iomuxc_gpio_emc_b1_09_gpio_mux1_io09>, + <&iomuxc_gpio_emc_b1_10_gpio_mux1_io10>, + <&iomuxc_gpio_emc_b1_11_gpio_mux1_io11>, + <&iomuxc_gpio_emc_b1_12_gpio_mux1_io12>, + <&iomuxc_gpio_emc_b1_13_gpio_mux1_io13>, + <&iomuxc_gpio_emc_b1_14_gpio_mux1_io14>, + <&iomuxc_gpio_emc_b1_15_gpio_mux1_io15>, + <&iomuxc_gpio_emc_b1_16_gpio_mux1_io16>, + <&iomuxc_gpio_emc_b1_17_gpio_mux1_io17>, + <&iomuxc_gpio_emc_b1_18_gpio_mux1_io18>, + <&iomuxc_gpio_emc_b1_19_gpio_mux1_io19>, + <&iomuxc_gpio_emc_b1_20_gpio_mux1_io20>, + <&iomuxc_gpio_emc_b1_21_gpio_mux1_io21>, + <&iomuxc_gpio_emc_b1_22_gpio_mux1_io22>, + <&iomuxc_gpio_emc_b1_23_gpio_mux1_io23>, + <&iomuxc_gpio_emc_b1_24_gpio_mux1_io24>, + <&iomuxc_gpio_emc_b1_25_gpio_mux1_io25>, + <&iomuxc_gpio_emc_b1_26_gpio_mux1_io26>, + <&iomuxc_gpio_emc_b1_27_gpio_mux1_io27>, + <&iomuxc_gpio_emc_b1_28_gpio_mux1_io28>, + <&iomuxc_gpio_emc_b1_29_gpio_mux1_io29>, + <&iomuxc_gpio_emc_b1_30_gpio_mux1_io30>, + <&iomuxc_gpio_emc_b1_31_gpio_mux1_io31>; +}; + +&gpio10{ + pinmux = <&iomuxc_gpio_ad_33_gpio10_io00>, + <&iomuxc_gpio_ad_34_gpio10_io01>, + <&iomuxc_gpio_ad_35_gpio10_io02>, + <&iomuxc_gpio_sd_b1_00_gpio10_io03>, + <&iomuxc_gpio_sd_b1_01_gpio10_io04>, + <&iomuxc_gpio_sd_b1_02_gpio10_io05>, + <&iomuxc_gpio_sd_b1_03_gpio10_io06>, + <&iomuxc_gpio_sd_b1_04_gpio10_io07>, + <&iomuxc_gpio_sd_b1_05_gpio10_io08>, + <&iomuxc_gpio_sd_b2_00_gpio10_io09>, + <&iomuxc_gpio_sd_b2_01_gpio10_io10>, + <&iomuxc_gpio_sd_b2_02_gpio10_io11>, + <&iomuxc_gpio_sd_b2_03_gpio10_io12>, + <&iomuxc_gpio_sd_b2_04_gpio10_io13>, + <&iomuxc_gpio_sd_b2_05_gpio10_io14>, + <&iomuxc_gpio_sd_b2_06_gpio10_io15>, + <&iomuxc_gpio_sd_b2_07_gpio10_io16>, + <&iomuxc_gpio_sd_b2_08_gpio10_io17>, + <&iomuxc_gpio_sd_b2_09_gpio10_io18>, + <&iomuxc_gpio_sd_b2_10_gpio10_io19>, + <&iomuxc_gpio_sd_b2_11_gpio10_io20>, + <&iomuxc_gpio_disp_b1_00_gpio10_io21>, + <&iomuxc_gpio_disp_b1_01_gpio10_io22>, + <&iomuxc_gpio_disp_b1_02_gpio10_io23>, + <&iomuxc_gpio_disp_b1_03_gpio10_io24>, + <&iomuxc_gpio_disp_b1_04_gpio10_io25>, + <&iomuxc_gpio_disp_b1_05_gpio10_io26>, + <&iomuxc_gpio_disp_b1_06_gpio10_io27>, + <&iomuxc_gpio_disp_b1_07_gpio10_io28>, + <&iomuxc_gpio_disp_b1_08_gpio10_io29>, + <&iomuxc_gpio_disp_b1_09_gpio10_io30>, + <&iomuxc_gpio_disp_b1_10_gpio10_io31>; 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+}; diff --git a/dts/arm/nxp/nxp_rt1170_cm7.dtsi b/dts/arm/nxp/nxp_rt1170_cm7.dtsi index 34452e8386e..f52869c7347 100644 --- a/dts/arm/nxp/nxp_rt1170_cm7.dtsi +++ b/dts/arm/nxp/nxp_rt1170_cm7.dtsi @@ -117,3 +117,384 @@ &cpu0 { cpu-power-states = <&idle &suspend>; }; + + +/* + * GPIO pinmux options. These options define the pinmux settings + * for GPIO ports on the package, so that the GPIO driver can + * select GPIO mux options during GPIO configuration. + */ + +&gpio1{ + pinmux = <&iomuxc_gpio_emc_b1_00_gpio_mux1_io00>, + <&iomuxc_gpio_emc_b1_01_gpio_mux1_io01>, + <&iomuxc_gpio_emc_b1_02_gpio_mux1_io02>, + <&iomuxc_gpio_emc_b1_03_gpio_mux1_io03>, + <&iomuxc_gpio_emc_b1_04_gpio_mux1_io04>, + <&iomuxc_gpio_emc_b1_05_gpio_mux1_io05>, + <&iomuxc_gpio_emc_b1_06_gpio_mux1_io06>, + <&iomuxc_gpio_emc_b1_07_gpio_mux1_io07>, + <&iomuxc_gpio_emc_b1_08_gpio_mux1_io08>, + <&iomuxc_gpio_emc_b1_09_gpio_mux1_io09>, + <&iomuxc_gpio_emc_b1_10_gpio_mux1_io10>, + <&iomuxc_gpio_emc_b1_11_gpio_mux1_io11>, + <&iomuxc_gpio_emc_b1_12_gpio_mux1_io12>, + <&iomuxc_gpio_emc_b1_13_gpio_mux1_io13>, + <&iomuxc_gpio_emc_b1_14_gpio_mux1_io14>, + <&iomuxc_gpio_emc_b1_15_gpio_mux1_io15>, + <&iomuxc_gpio_emc_b1_16_gpio_mux1_io16>, + <&iomuxc_gpio_emc_b1_17_gpio_mux1_io17>, + <&iomuxc_gpio_emc_b1_18_gpio_mux1_io18>, + <&iomuxc_gpio_emc_b1_19_gpio_mux1_io19>, + <&iomuxc_gpio_emc_b1_20_gpio_mux1_io20>, + <&iomuxc_gpio_emc_b1_21_gpio_mux1_io21>, + <&iomuxc_gpio_emc_b1_22_gpio_mux1_io22>, + <&iomuxc_gpio_emc_b1_23_gpio_mux1_io23>, + <&iomuxc_gpio_emc_b1_24_gpio_mux1_io24>, + <&iomuxc_gpio_emc_b1_25_gpio_mux1_io25>, + <&iomuxc_gpio_emc_b1_26_gpio_mux1_io26>, + <&iomuxc_gpio_emc_b1_27_gpio_mux1_io27>, + <&iomuxc_gpio_emc_b1_28_gpio_mux1_io28>, + <&iomuxc_gpio_emc_b1_29_gpio_mux1_io29>, + <&iomuxc_gpio_emc_b1_30_gpio_mux1_io30>, + <&iomuxc_gpio_emc_b1_31_gpio_mux1_io31>; +}; + +&gpio10{ + pinmux = <&iomuxc_gpio_ad_33_gpio10_io00>, + <&iomuxc_gpio_ad_34_gpio10_io01>, + <&iomuxc_gpio_ad_35_gpio10_io02>, + <&iomuxc_gpio_sd_b1_00_gpio10_io03>, + <&iomuxc_gpio_sd_b1_01_gpio10_io04>, + <&iomuxc_gpio_sd_b1_02_gpio10_io05>, + <&iomuxc_gpio_sd_b1_03_gpio10_io06>, + <&iomuxc_gpio_sd_b1_04_gpio10_io07>, + <&iomuxc_gpio_sd_b1_05_gpio10_io08>, + <&iomuxc_gpio_sd_b2_00_gpio10_io09>, + <&iomuxc_gpio_sd_b2_01_gpio10_io10>, + <&iomuxc_gpio_sd_b2_02_gpio10_io11>, + <&iomuxc_gpio_sd_b2_03_gpio10_io12>, + <&iomuxc_gpio_sd_b2_04_gpio10_io13>, + <&iomuxc_gpio_sd_b2_05_gpio10_io14>, + <&iomuxc_gpio_sd_b2_06_gpio10_io15>, + <&iomuxc_gpio_sd_b2_07_gpio10_io16>, + <&iomuxc_gpio_sd_b2_08_gpio10_io17>, + <&iomuxc_gpio_sd_b2_09_gpio10_io18>, + <&iomuxc_gpio_sd_b2_10_gpio10_io19>, + <&iomuxc_gpio_sd_b2_11_gpio10_io20>, + <&iomuxc_gpio_disp_b1_00_gpio10_io21>, + <&iomuxc_gpio_disp_b1_01_gpio10_io22>, + <&iomuxc_gpio_disp_b1_02_gpio10_io23>, + <&iomuxc_gpio_disp_b1_03_gpio10_io24>, + <&iomuxc_gpio_disp_b1_04_gpio10_io25>, + <&iomuxc_gpio_disp_b1_05_gpio10_io26>, + <&iomuxc_gpio_disp_b1_06_gpio10_io27>, + <&iomuxc_gpio_disp_b1_07_gpio10_io28>, + <&iomuxc_gpio_disp_b1_08_gpio10_io29>, + <&iomuxc_gpio_disp_b1_09_gpio10_io30>, + <&iomuxc_gpio_disp_b1_10_gpio10_io31>; +}; + +&gpio11{ + pinmux = <&iomuxc_gpio_disp_b1_11_gpio11_io00>, + <&iomuxc_gpio_disp_b2_00_gpio11_io01>, + <&iomuxc_gpio_disp_b2_01_gpio11_io02>, + <&iomuxc_gpio_disp_b2_02_gpio11_io03>, + <&iomuxc_gpio_disp_b2_03_gpio11_io04>, + <&iomuxc_gpio_disp_b2_04_gpio11_io05>, + <&iomuxc_gpio_disp_b2_05_gpio11_io06>, + <&iomuxc_gpio_disp_b2_06_gpio11_io07>, + <&iomuxc_gpio_disp_b2_07_gpio11_io08>, + <&iomuxc_gpio_disp_b2_08_gpio11_io09>, + <&iomuxc_gpio_disp_b2_09_gpio11_io10>, + <&iomuxc_gpio_disp_b2_10_gpio11_io11>, + <&iomuxc_gpio_disp_b2_11_gpio11_io12>, + <&iomuxc_gpio_disp_b2_12_gpio11_io13>, + <&iomuxc_gpio_disp_b2_13_gpio11_io14>, + <&iomuxc_gpio_disp_b2_14_gpio11_io15>, + <&iomuxc_gpio_disp_b2_15_gpio11_io16>; +}; + +&gpio12{ + pinmux = <&iomuxc_lpsr_gpio_lpsr_00_gpio12_io00>, + <&iomuxc_lpsr_gpio_lpsr_01_gpio12_io01>, + <&iomuxc_lpsr_gpio_lpsr_02_gpio12_io02>, + <&iomuxc_lpsr_gpio_lpsr_03_gpio12_io03>, + <&iomuxc_lpsr_gpio_lpsr_04_gpio12_io04>, + <&iomuxc_lpsr_gpio_lpsr_05_gpio12_io05>, + <&iomuxc_lpsr_gpio_lpsr_06_gpio12_io06>, + <&iomuxc_lpsr_gpio_lpsr_07_gpio12_io07>, + <&iomuxc_lpsr_gpio_lpsr_08_gpio12_io08>, + <&iomuxc_lpsr_gpio_lpsr_09_gpio12_io09>, + <&iomuxc_lpsr_gpio_lpsr_10_gpio12_io10>, + <&iomuxc_lpsr_gpio_lpsr_11_gpio12_io11>, + <&iomuxc_lpsr_gpio_lpsr_12_gpio12_io12>, + <&iomuxc_lpsr_gpio_lpsr_13_gpio12_io13>, + <&iomuxc_lpsr_gpio_lpsr_14_gpio12_io14>, + <&iomuxc_lpsr_gpio_lpsr_15_gpio12_io15>; +}; + +&gpio13{ + pinmux = <&iomuxc_snvs_wakeup_gpio13_io00>, + <&iomuxc_snvs_pmic_on_req_gpio13_io01>, + <&iomuxc_snvs_pmic_stby_req_gpio13_io02>, + <&iomuxc_snvs_gpio_snvs_00_gpio13_io03>, + <&iomuxc_snvs_gpio_snvs_01_gpio13_io04>, + <&iomuxc_snvs_gpio_snvs_02_gpio13_io05>, + <&iomuxc_snvs_gpio_snvs_03_gpio13_io06>, + <&iomuxc_snvs_gpio_snvs_04_gpio13_io07>, + <&iomuxc_snvs_gpio_snvs_05_gpio13_io08>, + <&iomuxc_snvs_gpio_snvs_06_gpio13_io09>, + <&iomuxc_snvs_gpio_snvs_07_gpio13_io10>, + <&iomuxc_snvs_gpio_snvs_08_gpio13_io11>, + <&iomuxc_snvs_gpio_snvs_09_gpio13_io12>; +}; + +&gpio2{ + pinmux = <&iomuxc_gpio_emc_b1_32_gpio_mux2_io00_cm7>, + <&iomuxc_gpio_emc_b1_33_gpio_mux2_io01_cm7>, + <&iomuxc_gpio_emc_b1_34_gpio_mux2_io02_cm7>, + <&iomuxc_gpio_emc_b1_35_gpio_mux2_io03_cm7>, + <&iomuxc_gpio_emc_b1_36_gpio_mux2_io04_cm7>, + <&iomuxc_gpio_emc_b1_37_gpio_mux2_io05_cm7>, + <&iomuxc_gpio_emc_b1_38_gpio_mux2_io06_cm7>, + <&iomuxc_gpio_emc_b1_39_gpio_mux2_io07_cm7>, + <&iomuxc_gpio_emc_b1_40_gpio_mux2_io08_cm7>, + <&iomuxc_gpio_emc_b1_41_gpio_mux2_io09_cm7>, + <&iomuxc_gpio_emc_b2_00_gpio_mux2_io10_cm7>, + <&iomuxc_gpio_emc_b2_01_gpio_mux2_io11_cm7>, + <&iomuxc_gpio_emc_b2_02_gpio_mux2_io12_cm7>, + <&iomuxc_gpio_emc_b2_03_gpio_mux2_io13_cm7>, + <&iomuxc_gpio_emc_b2_04_gpio_mux2_io14_cm7>, + <&iomuxc_gpio_emc_b2_05_gpio_mux2_io15_cm7>, + <&iomuxc_gpio_emc_b2_06_gpio_mux2_io16_cm7>, + <&iomuxc_gpio_emc_b2_07_gpio_mux2_io17_cm7>, + <&iomuxc_gpio_emc_b2_08_gpio_mux2_io18_cm7>, + <&iomuxc_gpio_emc_b2_09_gpio_mux2_io19_cm7>, + <&iomuxc_gpio_emc_b2_10_gpio_mux2_io20_cm7>, + <&iomuxc_gpio_emc_b2_11_gpio_mux2_io21_cm7>, + <&iomuxc_gpio_emc_b2_12_gpio_mux2_io22_cm7>, + <&iomuxc_gpio_emc_b2_13_gpio_mux2_io23_cm7>, + <&iomuxc_gpio_emc_b2_14_gpio_mux2_io24_cm7>, + <&iomuxc_gpio_emc_b2_15_gpio_mux2_io25_cm7>, + <&iomuxc_gpio_emc_b2_16_gpio_mux2_io26_cm7>, + <&iomuxc_gpio_emc_b2_17_gpio_mux2_io27_cm7>, + <&iomuxc_gpio_emc_b2_18_gpio_mux2_io28_cm7>, + <&iomuxc_gpio_emc_b2_19_gpio_mux2_io29_cm7>, + <&iomuxc_gpio_emc_b2_20_gpio_mux2_io30_cm7>, + <&iomuxc_gpio_ad_00_gpio_mux2_io31_cm7>; +}; + +&gpio3{ + pinmux = <&iomuxc_gpio_ad_01_gpio_mux3_io00_cm7>, + <&iomuxc_gpio_ad_02_gpio_mux3_io01_cm7>, + <&iomuxc_gpio_ad_03_gpio_mux3_io02_cm7>, + <&iomuxc_gpio_ad_04_gpio_mux3_io03_cm7>, + <&iomuxc_gpio_ad_05_gpio_mux3_io04_cm7>, + <&iomuxc_gpio_ad_06_gpio_mux3_io05_cm7>, + <&iomuxc_gpio_ad_07_gpio_mux3_io06_cm7>, + <&iomuxc_gpio_ad_08_gpio_mux3_io07_cm7>, + <&iomuxc_gpio_ad_09_gpio_mux3_io08_cm7>, + <&iomuxc_gpio_ad_10_gpio_mux3_io09_cm7>, + <&iomuxc_gpio_ad_11_gpio_mux3_io10_cm7>, + <&iomuxc_gpio_ad_12_gpio_mux3_io11_cm7>, + <&iomuxc_gpio_ad_13_gpio_mux3_io12_cm7>, + <&iomuxc_gpio_ad_14_gpio_mux3_io13_cm7>, + <&iomuxc_gpio_ad_15_gpio_mux3_io14_cm7>, + <&iomuxc_gpio_ad_16_gpio_mux3_io15_cm7>, + <&iomuxc_gpio_ad_17_gpio_mux3_io16_cm7>, + <&iomuxc_gpio_ad_18_gpio_mux3_io17_cm7>, + <&iomuxc_gpio_ad_19_gpio_mux3_io18_cm7>, + <&iomuxc_gpio_ad_20_gpio_mux3_io19_cm7>, + <&iomuxc_gpio_ad_21_gpio_mux3_io20_cm7>, + <&iomuxc_gpio_ad_22_gpio_mux3_io21_cm7>, + <&iomuxc_gpio_ad_23_gpio_mux3_io22_cm7>, + <&iomuxc_gpio_ad_24_gpio_mux3_io23_cm7>, + <&iomuxc_gpio_ad_25_gpio_mux3_io24_cm7>, + <&iomuxc_gpio_ad_26_gpio_mux3_io25_cm7>, + <&iomuxc_gpio_ad_27_gpio_mux3_io26_cm7>, + <&iomuxc_gpio_ad_28_gpio_mux3_io27_cm7>, + <&iomuxc_gpio_ad_29_gpio_mux3_io28_cm7>, + <&iomuxc_gpio_ad_30_gpio_mux3_io29_cm7>, + <&iomuxc_gpio_ad_31_gpio_mux3_io30_cm7>, + <&iomuxc_gpio_ad_32_gpio_mux3_io31_cm7>; +}; + +&gpio4{ + pinmux = <&iomuxc_gpio_ad_33_gpio_mux4_io00>, + <&iomuxc_gpio_ad_34_gpio_mux4_io01>, + <&iomuxc_gpio_ad_35_gpio_mux4_io02>, + <&iomuxc_gpio_sd_b1_00_gpio_mux4_io03>, + <&iomuxc_gpio_sd_b1_01_gpio_mux4_io04>, + <&iomuxc_gpio_sd_b1_02_gpio_mux4_io05>, + <&iomuxc_gpio_sd_b1_03_gpio_mux4_io06>, + <&iomuxc_gpio_sd_b1_04_gpio_mux4_io07>, + <&iomuxc_gpio_sd_b1_05_gpio_mux4_io08>, + <&iomuxc_gpio_sd_b2_00_gpio_mux4_io09>, + <&iomuxc_gpio_sd_b2_01_gpio_mux4_io10>, + <&iomuxc_gpio_sd_b2_02_gpio_mux4_io11>, + <&iomuxc_gpio_sd_b2_03_gpio_mux4_io12>, + <&iomuxc_gpio_sd_b2_04_gpio_mux4_io13>, + <&iomuxc_gpio_sd_b2_05_gpio_mux4_io14>, + <&iomuxc_gpio_sd_b2_06_gpio_mux4_io15>, + <&iomuxc_gpio_sd_b2_07_gpio_mux4_io16>, + <&iomuxc_gpio_sd_b2_08_gpio_mux4_io17>, + <&iomuxc_gpio_sd_b2_09_gpio_mux4_io18>, + <&iomuxc_gpio_sd_b2_10_gpio_mux4_io19>, + <&iomuxc_gpio_sd_b2_11_gpio_mux4_io20>, + <&iomuxc_gpio_disp_b1_00_gpio_mux4_io21>, + <&iomuxc_gpio_disp_b1_01_gpio_mux4_io22>, + <&iomuxc_gpio_disp_b1_02_gpio_mux4_io23>, + <&iomuxc_gpio_disp_b1_03_gpio_mux4_io24>, + <&iomuxc_gpio_disp_b1_04_gpio_mux4_io25>, + <&iomuxc_gpio_disp_b1_05_gpio_mux4_io26>, + <&iomuxc_gpio_disp_b1_06_gpio_mux4_io27>, + <&iomuxc_gpio_disp_b1_07_gpio_mux4_io28>, + <&iomuxc_gpio_disp_b1_08_gpio_mux4_io29>, + <&iomuxc_gpio_disp_b1_09_gpio_mux4_io30>, + <&iomuxc_gpio_disp_b1_10_gpio_mux4_io31>; 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Use this property to specify + pinctrl nodes to use for the gpio port when CONFIG_PINCTRL=y. Note that + the order of the nodes matters. The first node for gpio1 will be used + as the pinmux for gpio0, port 0. + "#gpio-cells": const: 2